Устройство для вычисления свертки Советский патент 1991 года по МПК G06F17/18 G06F17/17 G06F17/15 

Изобретение относится к вычисли- тельной технике, предназначено для вычисления корреляционной функции и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки различного рода сигналов.

Целью изобретения является расширение функциональных возможностей устройства путем вычисления на данном устройстве автокорреляционной функции.

На фиг. 1-3 изображена структурная схема устройства; на фиг.4 - пример выполнения функциональной схемы синхронизатора.

Устройство (фиг. 1-3) содержит группу 1 умножителей, регистры 2 входных данных, инверторы 3.1, триггеры 4.1, синхронизатор 5, триггеры 6.1 режима, четырехвходовые мультиплексоры 7.1, входы 8.1 и 8.2 задания режима устройства, элементы И 9.1,

регистры операндов 10.1 (1 1,Ю, информационный вход 11, группу 12 умножителей, группу 13 сумматоров, группу 14 сумматоров, регистры суммы 15.1, выход устройства 16, дву- входовые мультиплексоры 17 и 18, группы 19 и 20 регистров, входы 21 и 22 коэффициентов импульсной характеристики.

Синхронизатор (фиг. 4), реализованный для N 4, содержит счетчик 21 по модулю N, дешифратор 22, элемент И-НЕ 23, элемент И 24, триггеры 25 и 26, демультиплексор 27, инвертор 28, генератор 29 тактовых импульсов.

Работа устройства при вычислении корреляции входного массива.

Устройство вычисляет следующее выражение :

N-I;

R(K) 2Ц X n + , К О, N-1,

)

О 00

оо к ел

со.

де с И, R(K)

Для N ой форме бразом:

Х(0),

Х(3)

члемгнты входного массива

рпчмррности N;

где С остаток от деления

3н ч Ь ;

К-й отсчет корреляционной функции.

4выражение (1) в матрич- можно записать следующим

Х(3)

Х(2)

Х(0)

Х(3)

R(0) R(3)

R(2)

Ed)

(2)

Считаем, что операнды в регистры 2,1, 15.i, ЮЛ, 6.1, 19. г, 20-.i принимаются по переднему фронту синхроимпульса (для простота синхросвязи регистров 19.1 и 20.1 не показаны), режиму вычисления корреляции входного массива соответствует значение 11 на входах 8.1 и 8.2 синхронизатора 5.

С целью идентичного представления модулей второй вход сумматора 14.N/2 соединен с шиной логического нуля, для ограничения числа входов и сохранения работоспособности модуля, инвертор 3.1 синхросигнала введен в каждый модуль. С выхода генератора тактовых импульсов поступает синхросигнал в виде меандра.

На примере N 4 рассмотрим работу устройства при вычислении корреляции входного массива.

Первый такт. В исходном состоянии И триггеры 6.1 и 4.1 записаны нули, на входе 11 устройства присутствует операнд X (0). На управляющий вход .мультиплексора 17 с пятого выхода Синхронизатора 5 подается единичное Значение, а на управляющий вход муль- И-шлексора 18 подается нулевое значение с шестого выхода синхронизатора 5. Положительным перепадом синхроимпульса операнд ) записывается в регистр 2.1, а положительным перепадом инвертированного синхроимпульса - в регистр 19.1. На информационный Вход триггера 4.2 приходит единичное значение с второго выхода синхронизатора 5, а на информационный вход триггера 6.2 - единичное значение с третьего выхода, так как передний фронт синхроимпульса приходит раньше, чем происходит изменение на информационном входе триггеров, то состояние триггеров 6.2 и 4.2 ле изменяется,

0

5

0

5

0

5

0

45

0

55

не изменяется состояние и триггеров 6.1 и 4.1.

Дальнейшая работа устройства осуществляется подобным образом за семь тактов.

Если требуется вычислять линейную корреляцию, то соответствующее количество входных отсчетов заполняется Нулями.

При реализации процедуры цифровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением VH

Х(К) 2а(К - n)h(n), (3) п о

где h(n) - коэффициенты импульсной характеристики фильтра1, а(п) - отсчеты выходного сигнала. Устройство может выполнять цифровую фильтрацию с двумя различными импульсными характеристиками. Первый режим цифровой фильтрации соответствует управляющим сигналам 10 на входах 8.1 и 8.2 соответственно. Коэффициенты первой импульсной характеристики поступают соответствующим образом на входы 21.1 и не изменяются в процессе вычислений. Второй режим цифровой фильтрации соответствует коду 01 на управляющих входах 8.1 и 8.2 управления, это обеспечивает установку триггеров 4.1 в единичное состояние и тем самым обеспечивается прием исходных операндов в каждом такте в регистры 10.1 - 10.N. На первый управляющий вход коммутаторов 7.1 - 7.4 подается высокий уровень, а на второй управляющий вход - низкий, этим обеспечивается постоянное поступление на вход 22.1 коэффициента h(i). Первый выходной отсчет фильтра получаем через N/2 тактов, в каждом следующем такте на выход фильтра появляется новый отсчет.

Формула изобретения Устройство для вычисления свертки, содержащее две группы по N/2 умножителей, N/2 сумматоров первой группы, N/2 сумматоров второй группы, N/2 регистров суммы, N/2 регистров входных данных, причем вход первого регистра входных данных является информационным входом устройства, вход 1-го Јi 2, ..., N/2 регистра входных данных соединен с выходом (1-1)- го регистра входных данных, выход

j-roQi 1, ..., N/2 J умножителя первой группы соединен с первым входом j-ro сумматора первой группы, выход j-ro умножителя второй группы соединен г вторым входом j-ro сумматора первой группы, выход которого соединен с первым входом j-ro сумматора второй группы, выход которого соединен с информационным входом j-ro регистра суммы, выход i-ro регистра суммы соединен с вторым входом (1-1)- го сумматора второй группы, выход первого регистра суммы является выходом устройства, второй вход N/2-го сумматора второй группы соединен с шиной нулевого потенциала, о т л и- чающееся тем, что, с целью расширения функциональных возможностей за счет вычисления автокорреляции, в него введены N/2 инверторов, группа из N/2 триггеров, N/2 элементов И, N регистров операндов, N/2 триггеров режима, две группы регистров, N четырехвходовых мультиплексоров, два двухвходовых мультиплексора и синхронизатор, первый и второй входы задания временных параметров которого являются входами задания режима устройства, первый выход синхронизатора соединен с с инхровходами регистров входных данных и регистров первой и второй групп, с входами инверторов и с синхровходами триггеров группы, информационный вход первого регистра операнда и первые информационные входы первого и второго двухвходовых мультиплексоров подключены к информационному входу устройства, выход (i-1)-ro регистра входных данных соединен с информационными входами (21-2)-го и (21-1)-го регистров операндов, выход 1-го регистра входных данных соединен с информационным входом N-ro регистра операндов, первый вход j-ro умножителя первой группы соединен с выходом (2j-1)-ro регистра операнда, первый вход j-ro умножителя второй группы соединен с выходом 2j-ro регистра операнда, второй вход j-ro умножителя первой группы соединен с выходом (2j-1)-го четырехвходо- вого мультиплексора, второй вход j-ro умножителя второй группы соединен с выходом 2j-ro четырехвходового мультиплексора, выход j-ro элемента И соединен с синхровходами (2j-1)-ro и 2j-ro регистров операнда, первый вход j-ro элемента И соединен с прямым вы0

5

0

5

0

5

0

5

0

5

ходом j-ro триггера группы, а второй вход - г выходом j-ro инвертора и синхровходами j-x триггеров режима и регистра суммы, прямой выход i-ro триггера группы соединен с информационным входом (1-1)-го триггера группы, прямой вход N/2-го триггера труп-, пы соединен с вторым выходом синхронизатора, прямой выход первого триггера режима соединен с первыми управляющими входами первого и второго четырехвходовых мультиплексоров, прямой выход 1-го триггера режима соединен с первыми управляющими входами (21- -1)-го и 2i-ro четырехвходовых мультиплексоров и информационным входом (1-1)-го триггера режима, информационный вход N/2-го триггера режима соединен с третьим выходом синхронизатора, четвертый выход которого соединен с вторыми управляющими входами четырехвходовых мультиплексоров, первые и вторые информационные входы которых являются соответственно входами задания коэффициентов первой и второй импульсных характеристик устройства, выход первого двухвходового мультиплексора соединен с третьим информационным входом первого четырехвходового мультиплексора и информационным входом первого регистра первой группы, выход (1-1)-го регистра первой группы соединен с третьими информационными входами (21-2)-го и (21-1)- го четырехвходовых мультиплексоров и информационным входом 1-го регистра первой группы, выход (1+N/2- 1)- го регистра первой группы соединен с информационным входом (1 + N/2)-ro регистра первой группы, выход N-ro регистра первой группы соединен с вторым информационным входом первого двухвходового мультиплексора, выход второго двухвходового мультиплексора соединен с четвертым информационным входом первого четырехвходового муль- типлексора и информационным входом первого регистра второй группы, выход (1-1)-го регистра второй группы соединен с четвертыми информационными входами (21-2)-го и (21-1)-го четырехвходовых мультиплексоров и информационным входом 1-го регистра второй группы, выход (1 + N/2 - 1)-го реги- стра второй группы соединен с информационным входом (1 + N/2)-ro регистра второй группы, выход N-ro регистра второй группы соединен с вторым информаципнным входом второго двухвхо- дового мультиплексора, управляющие входы первого и второго двухвходоных

мультиплексоров соединены соответственно с пятым и шестым выходами синхронизатора.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки радиолокационных, видео, сейсмических, гидроакустических и других сигналов. Цель изобретения - -расширение функциональных возможностей за счет вычисления автокорреляционной функции. Устройство содержит группы умножителей, регистры входных данных, инверторы, триггеры, синхронизатор, триггеры режима, четырехвходовые мультиплексоры, элементы И, регистры операндов, умножители, сумматоры первой группы, сумматоры второй группы, регистры суммы, двухвходовые мультиплексоры, регистры. 4 ил.

Фае.1

1 Мф

6.z«89i