ТРИГГЕРНОЕ УСТРОЙСТВО Советский патент 1997 года по МПК H03K3/37 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Цель изобретения расширение функциональных возможностей путем обеспечения возможности работы в режиме запоминания информации при управлении по двум двухпроводным линиям связи и работы в счетном режиме.

На чертеже приведена схема триггерного устройства.

Триггерное устройство содержит тактируемый D-триггер 1, четырехканальный мультиплексор 2, элемент ИЛИ-НЕ 3,интегрирующую RC-цепь 4. Тактовый вход D-триггера 1 соединен с выходом элемента ИЛИ-НЕ 3, первый и второй входы которого соединены соответственно с первым 5 и вторым 6 входами устройства и соединены соответственно с первым и вторым адресными входами мультиплексора 2, выход которого подключен ко входу интегрирующей RC-цепи 4, выход которой соединен с D-входом D-триггера 1, прямой и инверсный выходы которого соединены соответственно с первым и четвертым информационными входами мультиплексора 2, второй и третий входы которого соединены соответственно с третьим 7 и четвертым 8 входами устройства.

Тактируемый D-триггер 1 со статическим управлением выполнен на микросхеме 564ТМ3, четырехканальный мультиплексор 2 на микросхеме 564КП1, элемент ИЛИ-НЕ 3 на микросхеме 564ЛЕ5. Интегрирующая RC-цепь 4 выполнена на резисторе C2-33H-0,125-100 кОм ±5% и конденсаторе K10-17c-a-H50-6800 пф-В.

Тактируемый D-триггер 1 может быть выполнен на элементах И-НЕ микросхемы 564ЛА7 по известной схеме (см. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре Л. Энергоатомиздат. Ленинград. отделение, 1986, с.186, рис.10-16).

Тактируемый D-триггер 1, четырехканальный мультиплексор 2, элемент ИЛИ-НЕ 3 могут быть выполнены на КМОП микросхемах других серий, например серий К176, К561. В качестве резистора могут использоваться резисторы типа C2-23 и другие, в качестве конденсатора конденсаторы типа KM, K10-47a и другие.

Триггерное устройство работает следующим образом.

В исходном состоянии на первом 5, втором 6, третьем 7 и четвертом 8 входах устройства присутствует уровень логического "0", конденсатор интегрирующий RC-цепи 4 разряжен. На выходе элемента ИЛИ-НЕ 3 присутствует уровень логической "1". При этом состояние D-триггера 1 определяется напряжением на выходе интегрирующей RC-цепи 4. Поэтому D-триггер 1 находится в состоянии логического "0". Уровень логического "0" с прямого выхода D-триггера 1 через мультиплексор 2 поступает на вход интегрирующей RC-цепи 4, поддерживая ее конденсатор в разряженном состоянии.

При поступлении уровня логической "1" на первый вход 5 устройства на выходе элемента ИЛИ-НЕ 3 формируется уровень логического "0", делающий D-триггер 1 нечувствительным к сигналу на выходе интегрирующей RC-цепи 4. Одновременно мультиплексор 2 передает на вход интегрирующей RC-цепи 4 сигнал с третьего входа 7 устройства. Допустим, что на третьем входе 7 устройства присутствует уровень логической "1". Указанный уровень вызывает заряд конденсатора интегрирующей RC-цепи 4. После заряда конденсатора на первом входе 5 устройства устанавливается уровень логического "0", вызывающий формирование уровня логической "1" на выходе элемента ИЛИ-НЕ 3. При этом состояние конденсатора интегрирующей RC-цепи 4 записывается в D-триггер 1, который устанавливается в состояние логической "1". Уровень логической "1" с прямого выхода D-триггера 1 через мультиплексор 2 поступает на вход интегрирующей RC-цепи 4, поддерживая ее конденсатор в заряженном состоянии. Таким образом, производится запись в триггерное устройство информации, поступающей на третий вход 7.

При поступлении уровня логической "1" на второй вход 6 аналогичным образом производится запись в триггерное устройство информации, поступающей по четвертому входу 8.

При одновременном поступлении уровней логической "1" на первый 5 и второй 6 входы устройства мультиплексор 2 подает на вход интегрирующей RC-цепи 4 сигнал с инверсного выхода D-триггера 1, вызывая перезаряд конденсатора. При этом после восстановления уровней логического "0" на первом 5 и втором 6 входах устройства D-триггер 1 устанавливается в противоположное состояние. Таким образом обеспечивается работа триггерного устройства в счетном режиме.

Из описания работы триггерного устройства видно, что устройство нормально работает в режиме запоминания информации, поступающей по двум двухпроводным линиям связи и в счетном режиме. При этом информация поступает по третьему 7 или четвертому 8 входам, тактирование работы осуществляется сигналами, поступающими соответственно по первому 5 или второму 6 входу, счетный режим работы устройства обеспечивается при одновременном поступлении тактовых импульсов по первому 5 и второму 6 входам устройства. Остальные свойства прототипа в заявленном устройстве сохранены.

Необходимо отметить, что расширение функциональных возможностей в заявляемом объекте достигается без увеличения схемных затрат. По количеству корпусов микросхем заявляемый объект и прототип эквивалентны.

Использование заявляемого устройства позволяет, в частности, реализовывать режим сдвига информации в составе счетчиков на основе счетных триггерных устройств.

Использование: изобретение относится к импульсной технике и позволяет расширить функциональные возможности путем обеспечения возможности работы в режиме запоминания информации при управлении по двум двухпроводным линиям связи и работы в счетном режиме. Сущность изобретения: триггерное устройство содержит тактируемый D-триггер (1), четырехканальный мультиплексор (2), элемент ИЛИ-НЕ (3), интегрирующую RC-цепь (4). 1 ил.

Триггерное устройство, содержащее элемент ИЛИ НЕ, первый и второй входы которого соединены соответственно с первым и вторым входами устройства, выход с тактовым входом D-триггера, D-вход которого подключен к выходу интегрирующей RC-цепи, отличающееся тем, что, с целью расширения функциональных возможностей работы в режиме запоминания информации при управлении по двум двухпроводным линиям связи и работы в счетном режиме, в него введены третий и четвертый входы и четырехканальный мультиплексор, первый и второй адресные входы которого соединены соответственно с первым и вторым входами устройства, первый, второй, третий и четвертый информационные входы - соответственно с прямым выходом D-триггера, третьим входом устройства, четвертым входом устройства и инверсным выходом D-триггера, а выход с входом интегрирующей RC-цепи.