ТРИГГЕРНОЕ УСТРОЙСТВО Российский патент 2004 года по МПК H03K3/29 H03K3/37 

Изобретение относится к области импульсной техники и может быть использовано в счетных устройствах вычислительной техники и систем управления.

Известен трехстабильный счетный триггер (см. а.с. СССР №585591, кл. Н 03 К 3/286, опубл. 25.12.77, Бюл. №47), выбранный в качестве аналога изобретения и содержащий три RS-триггера, каждый из которых выполнен на трехвходовом и двухвходовом логических элементах И-НЕ с перекрестными связями, схему управления, содержащую три трехвходовых выходных логических элемента И-НЕ, а также содержит три выхода и шину счетных сигналов. Выходы двухвходовых элементов И-НЕ являются первыми выходами соответствующих RS-триггеров. Первые и вторые входы двухвходовых элементов И-НЕ являются, соответственно, первыми и вторыми входами соответствующих RS-триггеров. Первые и вторые входы трехвходовых элементов И-НЕ являются, соответственно, третьими и четвертыми входами соответствующих RS-триггеров. Первые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются, соответственно, первым, вторым и третьим входами схемы управления. Вторые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются, соответственно, четвертым, пятым и шестым входами схемы управления. Третьи входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются, соответственно, седьмым, восьмым и девятым входами схемы управления. Выходы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются, соответственно, первым, вторым и третьим выходами схемы управления. Первые выходы каждого из RS-триггеров соединены, соответственно, с первым, вторым и третьим входами схемы управления, выходы которой являются соответствующими выходами устройства. Первые входы RS-триггеров соединены с шиной счетных сигналов. Вторые входы первого и третьего RS-триггеров соединены между собой. Вторые входы первого, второго и третьего RS-триггеров соединены с третьими входами, соответственно, третьего, первого и второго RS-триггеров. Четвертый вход первого RS-триггера соединен с четвертым и шестым входами схемы управления и с ее вторым выходом. Четвертый вход второго RS-триггера соединен с пятым и седьмым входами схемы управления и с ее третьим выходом. Четвертый вход третьего RS-триггера соединен с восьмым и девятым входами схемы управления и с ее первым выходом.

Недостатком известного триггера является низкая помехоустойчивость, вследствие отсутствия мер защиты триггерных структур, входящих в его состав, от внешних импульсных помех.

Известно триггерное устройство (см. патент РФ №2093955 от 16.04.93, МПК: Н 03 К 3/29, “Трехстабильный счетный триггер”, вариант 2, Шишкин Г.И., Дикарев И.И., опубл. 20.10.97, Бюл. №29), выбранное в качестве прототипа и содержащее первый и второй двухстабильные триггеры, первые входы которых соединены с шиной счетных сигналов, инверсный выход первого двухстабильного триггера соединен с первым входом элемента И-НЕ, выход которого соединен с первой выходной шиной, вторую выходную шину, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два коммутатора, три резистора и конденсатор. Двухстабильные триггеры выполнены по КМОП-технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми, прямой выход первого из которых соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с прямым входом первого коммутатора. Выход первого коммутатора через первый резистор соединен с первым выводом второго резистора и с первой обкладкой конденсатора, вторая обкладка которого соединена с информационным входом второго D-триггера и через третий резистор - с выходом второго коммутатора. Инверсный вход второго коммутатора соединен со второй выходной шиной и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом второго D-триггера и со вторым входом элемента И-НЕ. Выход элемента И-НЕ соединен с инверсным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и с шиной счетных сигналов. Информационный вход первого D-триггера соединен со вторым выводом второго резистора.

Первым недостатком прототипа является низкая помехоустойчивость вследствие большой цены возможного сбоя под действием внешних помех по шине счетных сигналов и по шине питания. При поступлении каждого второго счетного импульса в триггерном устройстве происходит перезаряд конденсатора. Если вместо второго счетного импульса поступит импульс помехи ограниченной длительности, конденсатор может успеть только разрядится и триггерное устройство из второго устойчивого состояния перейдет не в третье устойчивое состояние, а вернется в первое устойчивое состояние, характеризуемое разряженным конденсатором. Это соответствует потере двух счетных импульсов.

Вторым недостатком является невозможность обеспечения работы триггерного устройства в однопеременном троичном коде из-за невозможности переключения устройства при переполнении из режима сложения в режим вычитания и обратно.

Задачей, решаемой заявляемым изобретением, является создание триггерного устройства, обладающего повышенной помехоустойчивостью к воздействию внешних помех и возможностью работы в однопеременном троичном коде.

Технический результат заключается в повышении помехоустойчивости и обеспечении работы в однопеременном троичном коде.

Это достигается тем, что в триггерное устройство, содержащее шину счетных сигналов, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со второй выходной шиной, первый и второй двухстабильные триггеры, выполненные по КМОП-технологии в виде тактируемых D-триггеров, тактовые входы которых объединены между собой и соединены с управляющими входами первого и второго коммутаторов, выход первого коммутатора через первый резистор соединен с первыми выводами первого конденсатора и второго резистора, второй вывод которого соединен с информационным входом первого D-триггера, прямой выход которого соединен с первым входом первого коммутатора и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым входом второго коммутатора и с выходом второго D-триггера, информационный вход которого подключен к первому выводу третьего резистора. Новым является то, что дополнительно введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй инверторы, четвертый резистор и второй элемент И-НЕ, выход которого соединен с тактовыми входами первого и второго D-триггеров, первый его вход - с выходом второго инвертора, второй его вход - с выходом первого инвертора и первым входом первого элемента И-НЕ, второй вход которого соединен с входом второго инвертора и выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с инверсным выходом первого D-триггера, а второй вход - с третьим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом второго коммутатора и с шиной управления, второй вход первого коммутатора соединен с первым входом второго коммутатора, выход которого через четвертый резистор подключен ко второму выводу третьего резистора и к первому выводу второго конденсатора, второй вывод которого соединен с общей шиной, вход первого инвертора соединен с шиной счетных сигналов, второй вывод первого конденсатора соединен с общей шиной.

Указанная совокупность признаков позволяет повысить помехоустойчивость к воздействию внешних помех путем уменьшения цены возможного сбоя за счет исключения перезаряда конденсатора при поступлении счетных импульсов и обеспечить работу данного устройства в однопеременном троичном коде за счет переключения триггерного устройства при переполнении из режима сложения в режим вычитания и обратно.

На чертеже приведена принципиальная схема триггерного устройства.

Триггерное устройство содержит два тактируемых двухстабильных D-триггера 1 и 2, выполненных по КМОП-технологии, два коммутатора 3, 4, четыре резистора 5, 6, 7, 8, два конденсатора 9, 10, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, 12, два инвертора 13, 14, два элемента И-НЕ 15 и 16, шину счетных сигналов 17, две выходные шины 18, 19 и шину управления 20.

Тактовые входы D-триггеров 1 и 2 объединены и подключены к объединенным управляющим входам коммутаторов 3 и 4 и к выходу элемента И-НЕ 15. Выход коммутатора 3 через резистор 5 соединен со вторым выводом резистора 7, первый вывод которого соединен с информационным входом D-триггера 1, выход которого подключен к первому и второму входам коммутаторов 3, 4, соответственно, и ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11. Первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 подключен к первому входу коммутатора 4 и к прямому выходу D-триггера 2, информационный вход которого через резистор 8 соединен со вторым выводом резистора 6, второй вывод которого соединен с выходом коммутатора 4. Инверсный выход D-триггера 2 подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, второй вход которого соединен со вторым входом коммутатора 3, с шиной управления 20, и с третьим входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, выход которого подключен к выходной шине 19. Выход инвертора 14 соединен с первым входом элемента И-НЕ 15, второй вход которого подключен к первому входу элемента И-НЕ 16 и к выходу инвертора 13, вход которого соединен с шиной счетных сигналов 17. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 подключен к входу инвертора 14 и второму входу элемента И-НЕ 16, выход которого соединен с выходной шиной 18. Вторые выводы резисторов 6 и 7 соединены через конденсаторы 10 и 9, соответственно, с общей шиной.

Триггерное устройство представляет собой один разряд счетчика в однопеременном троичном коде. Для построения многоразрядного счетчика необходимо соединить шину управления 20 предыдущего разряда с выходной шиной 19 последующего разряда, а шину счетных сигналов 17 последующего разряда - с выходной шиной 18 предыдущего разряда.

Триггерное устройство работает следующим образом.

В первом (исходном) состоянии, в режиме хранения информации, D-триггеры 1 и 2 находятся в состоянии логического “0”. На шине управления 20 всех разрядов счетчика присутствует сигнал логической “1”, следовательно, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 - сигнал логического “0”, запрещающий прохождение счетных сигналов через элемент И-НЕ 16 на выходную шину 18 и с помощью инвертора 14 разрешает их прохождение через элемент И-НЕ 15. Во время отсутствия счетного импульса на шине счетных сигналов 17 присутствует сигнал логической “1”, следовательно, на выходе инвертора 13 - сигнал логического “0”, а на выходах элементов И-НЕ 15 и 16 - сигнал логической “1”. При отсутствии счетных импульсов на выходе элемента И-НЕ 15, на тактовых входах D-триггеров 1, 2 и входах управления коммутаторов 3 и 4 сохраняется сигнал логической “1”, разрешающий запись данных в D-триггеры 1, 2 с их информационных входов, а выходы коммутаторов 3, 4 подключены к своим первым входам XI, которые соединены с прямыми выходами D-триггеров 1, 2. D-триггеры 1, 2 удерживаются в состоянии логического “0” сигналами на их информационных входах с помощью разряженных конденсаторов 9, 10. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 присутствует сигнал логической “1”. Если под действием внешней помехи D-триггер 1 установится в состояние логической “1”, то на выходе коммутатора 3 будет сформирован сигнал логической “1”, а конденсатор 9 начнет заряжаться через резистор 5, при этом его положительно заряженная обкладка подключена через резистор 7 к информационному входу D-триггера 1. Если за время действия импульса помехи напряжение на конденсаторе 5 не достигнет порога переключения D-триггера 1 в состояние логической “1”, то по окончании импульса помехи D-триггер 1 возвратится в состояние логического “0”. Аналогичным образом происходит восстановление других состояний D-триггеров 1, 2.

При поступлении первого счетного импульса (сигнал логического “0” на шине счетных сигналов 17) на выходе инвертора 13 появляется сигнал логической “1”, а на выходе элемента И-НЕ 15, на входах управления коммутаторов 3, 4 и на тактовых входах D-триггеров 1,2 - сигнал логического “0”. D-триггеры 1, 2 становятся “нечувствительными” к сигналам на их информационных входах и находятся в состоянии логического “0”. Выходы коммутаторов 3, 4 подключаются к своим первым входам Х0, на которых присутствует сигналы логической “1” и логического “0”, соответственно. Следовательно, на выходах коммутаторов 3, 4 устанавливаются сигналы логической “1” и логического “0” соответственно. Конденсатор 9 начинает заряжаться, при этом длительность счетного импульса должна быть достаточной для его заряда до напряжения питания. Сигнал логического “0” на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 запрещает прохождение счетного импульса на выходную шину 18. После окончания первого счетного импульса D-триггеры 1, 2 установятся в состояния логической “1” и логического “0”, соответственно. На выходной шине 19 устанавливается сигнал логического “0”, на выходной шине 18 сохраняется сигнал логической “1”, а на шине управления 20 - сигнал логической “1”. На входах Х0 коммутаторов 3, 4 установятся сигналы логической “1”, а на входах XI коммутаторов 3, 4 - сигналы логической “1” и логического “0”, соответственно. Триггерное устройство переходит в режим хранения информации.

При поступлении второго счетного импульса D-триггеры 1, 2 находятся в состояниях логической “1” и логического “0”, соответственно, на шине управления 20 поддерживается сигнал логической “1”, а на выходе элемента И-НЕ 15 появляется сигнал логического “0”. Выходы коммутаторов 3, 4 подключаются к своим первым входам Х0, на которых установлены сигналы логической “1”. Конденсатор 10 заряжается, при этом длительность счетного импульса должна быть достаточной для его заряда до напряжения питания. По окончании второго счетного импульса D-триггер 2 устанавливается в состояние логической “1”, при этом на выходной шине 19 устанавливается сигнал логической “1”. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 устанавливается сигнал логического “0”, разрешающий прохождение следующих счетных импульсов на выходную шину 18, на которой поддерживается сигнал логической “1”. Резисторы 7, 8 препятствует быстрому разряду конденсаторов 9, 10, соответственно, через защитные входные диоды D-триггеров 1 и 2, соответственно, при перерывах питания (Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986, с.65, рис. 6-4). Сопротивление резисторов 7 и 8 должно быть достаточно большим.

При поступлении третьего счетного импульса D-триггеры 1, 2 находятся в состоянии логической “1”. На шине управления 20 младшего разряда счетчика поддерживается сигнал логической “1”, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 подается сигнал логической “1”, разрешающий прохождение счетных импульсов на выходную шину 18 и далее на шину счетных сигналов 17 старшего разряда счетчика. Третий счетный импульс вызывает появление на выходной шине 18 младшего разряда счетчика сигнала логического “0”. Сигнал логического “0” на выходе инвертора 14 запрещает прохождение счетных импульсов через элемент И-НЕ 15, устанавливая на его выходе сигнал логической “1”, следовательно, в течение действия третьего счетного сигнала D-триггеры 1, 2 сохраняют состояние логической “1”. После окончания третьего счетного импульса в триггерном устройстве старшего разряда счетчика D-триггеры 1, 2 оказываются в состояниях логической “1” и логического “0”, соответственно, а на шине 19 формируется сигнал логического “0”. На шине управления 20 формируется сигнал логического “0”, переключающий триггерное устройство младшего разряда счетчика из режима сложения в режим вычитания. Триггерное устройство остается в режиме хранения информации.

При поступлении четвертого счетного импульса D-триггеры 1, 2 находятся в состоянии логической “1”. На шине управления 20 и на входе Х0 коммутатора 3 поддерживается сигнал логического “0”. На выходе элемента И-НЕ 15 четвертый счетный импульс устанавливает сигнал логического “0”. На входах управления коммутаторов 3, 4 устанавливается сигнал логического “0”, что вызывает подключение выходов коммутаторов 3, 4 к своим первым входам Х0, на которых присутствуют сигналы логического “0” и логической “1”, соответственно. Конденсатор 9 разряжается через резистор 5 до напряжения логического “0”. После окончания четвертого счетного импульса D-триггеры 1, 2 устанавливаются в состояния логического “0” и логической “1”, соответственно. На выходной шине 19 устанавливается сигнал логической “1”, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 устанавливается сигнал логического “0”, запрещающий прохождение счетных сигналов на выходную шину 18. Триггерное устройство переходит в режим хранения информации.

При поступлении пятого счетного импульса D-триггеры 1, 2 находятся в состояниях логического “0” и логической “1”, соответственно, а на шине управления 20 поддерживается сигнал логического “0”. На выходе элемента И-НЕ 15 появляется сигнал логического “0” и конденсатор 10 разряжается через резистор 6 и выход коммутатора 4. Таким образом, после окончания пятого счетного импульса D-триггеры 1, 2 устанавливаются в состояния логического “0”. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 младшего разряда счетчика устанавливается сигнал логической “1”, разрешающий прохождение следующего (шестого) счетного сигнала на выходную шину 18. На выходной шине 19 устанавливается сигнал логического “0”, на выходной шине 18 поддерживается сигнал логической “1”.

Шестой счетный сигнал, не изменяя состояния устройства младшего разряда счетчика, проходит на счетную шину 17 его старшего разряда, что приводит к установке его D-триггеров 1, 2 в состояние логической “1”. После окончания шестого счетного сигнала на шине управления 20 младшего разряда счетчика появляется сигнал логической “1”. Устройство возвратилось в исходное состояние.

Таким образом, данное триггерное устройство работает в режиме сложения или в режиме вычитания в зависимости от сигнала на шине управления 20, и в каждом из этих режимов проходит три счетных импульса с шины счетных сигналов 17, определяющих устойчивое состояние D-триггеров 1 и 2. Следовательно, обеспечивается работа триггерного устройства в однопеременном троичном коде, а также повышается его помехоустойчивость к воздействию внешних помех путем уменьшения цены возможного сбоя за счет отсутствия перезаряда конденсаторов 9 и 10.

Изготовлен лабораторный макет триггерного устройства, испытания которого подтвердили работоспособность и практическую ценность заявляемого объекта.

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. Технический результат заключается в повышении помехоустойчивости и обеспечении работы в однопеременном троичном коде. Устройство содержит два тактируемых двухстабильных D-триггера (1) и (2), два коммутатора (3) и (4), четыре резистора (5)-(8), два конденсатора (9) и (10), два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (11) и (12), два инвертора (13) и (14), два элемента И-НЕ (15) и (16), шину счетных сигналов (17), две выходные шины (18) и (19), шину управления (20). Устройство работает в режиме сложения или в режиме вычитания в зависимости от сигнала на шине управления (20), представляет собой один разряд счетчика в однопеременном троичном коде. 1 ил.

Триггерное устройство, содержащее шину счетных сигналов, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со второй выходной шиной, первый и второй двухстабильные триггеры, выполненные по КМОП-технологии в виде тактируемых D-триггеров, тактовые входы которых объединены между собой и соединены с управляющими входами первого и второго коммутаторов, выход первого коммутатора через первый резистор соединен с первыми выводами первого конденсатора и второго резистора, второй вывод которого соединен с информационным входом первого D-триггера, прямой выход которого соединен с первым входом первого коммутатора и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым входом второго коммутатора и с выходом второго D-триггера, информационный вход которого подключен к первому выводу третьего резистора, отличающееся тем, что введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй инверторы, четвертый резистор и второй элемент И-НЕ, выход которого соединен с тактовыми входами первого и второго D-триггеров, первый его вход - с выходом второго инвертора, второй его вход - с выходом первого инвертора и первым входом первого элемента И-НЕ, второй вход которого соединен с входом второго инвертора и выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с инверсным выходом первого D-триггера, а второй вход - с третьим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом второго коммутатора и с шиной управления, второй вход первого коммутатора соединен с первым входом второго коммутатора, выход которого через четвертый резистор подключен ко второму выводу третьего резистора и к первому выводу второго конденсатора, второй вывод которого соединен с общей шиной, вход первого инвертора соединен с шиной счетных сигналов, второй вывод первого конденсатора соединен с общей шиной.