Резервированный делитель частоты Советский патент 1992 года по МПК H03K23/00 

Изобретение относится к области импульсной технику, а именно: к делителям частоты с параллельной выдачей информации и может быть применено в резервированных устройствах деления частоты и счета времени.

Известен резервированный делитель частоты (1), содержащий резервные каналы, каждый из которых состоит из счетчика импульсов на JK-триггерах, счетный вход первого из которых соединен с входной ii vinovt. и мажоритарного злемента, входы которого соединены с выходами счетчика импульсов каждого канала и мажоритарного злемента данного канала, а выход подключен к J-и К-входам nep:r::ifn JK-триггера счетчика импульсов данного канала.

Недостатком данного устройства является большое время фазирования сбившегося канала:

Тфаз(2 -1) Твх,

где Тфаз время фазирования: Твх - период входной частоты: N - число разрядов делителя. В современных вычислительных системах число разрядов счетчика может быть сколь угодно большим. Поэтому, время фазирования сбившегося канала резко увеличивается с числом разрядов, что приводит к понижению надежности.

Из известных, наиболее близким к предлагаемому устройству является резервированный делитель частоты (2), содержащий резеррзные каналы, каждый из которых содержит счетчик, счетный вход которого соединен с входной шиной, мажоритарный элемент, выход которогосоединен с первым входом злемента эквивалентности, регистр, первый и второй О-триггеры, элемент И и шину высокой частоты, причем выходы регистра соединены с соответствующими входами счетчика, а старший разряд регистра соединен также со входами мажоритарных элементов всех каналов и со вторым входом элемента эквивалентности, выход которого соединен с D-входом первого D-триггера, а первый вход с последовательным входом, регистра, выход первого D-триггера соединен с входом управления счетчика, а синхронизирующийвход-ссинхронизирующими входами регистра, второго D-триггера и с шиной высокой частоты, входная шина соединена с D-входом второго D-триггера, а выход - с входом управления регистра, выходы счетчика соединены с соответствующими параллельными входами регистра и выходными шинами.

Время фазирования сбившегося канала должно быть N Тпх. где N - число разрядов счетчика и регистра, Твх - период входной частоты. Время фазирования существенно

меньше, чем в предыдущем устройстве. В случае рэсфазировки всех трех каналов происходит фазирование всех регистров, а затем и двух счетчиков, Однако, фазирования всех счетчиков не происходит, что приводит

к уменьшению надежности.

Таким образом, целью изобретения является повышение надежности функционирования.

Указанная цель достигается тем, что в

резервированный делитель частоты, содержащий резервные каналы, каждый из которых содержит первый счетчик импульсов, регистр сдвига, мажоритарный элемент, элемент эквивалентности, первый и второй

D-триггеры, первый элемент И, шину синхронизации и входную шину, причем входная шина соединена со счетным входом счетчика импульсов, информационным входом первого О-триггера и первым входом первого элемента И. второй вход которого соединен с инверсным выходом первого D-триггера, а выход - с входом управления регистра, выходы которого соединены с соответствующими информационными входами первого счетчика импульсов, а старший разряд регистра сдвига соединен также со входами мажоритарных элементов всех каналов и с первым входом элемента эквивалентности, второй вход которого соединен с

выходом мажоритарного элемента и входом последовательной записи регистра сдвига, а выход с информационным входом второго D-триггера, шина синхронизации соединена с синхронизирующими входами первого

и второго D-триггеров и регистра сдвига, информационные выходы первого счетчика импульсов соединены с соответствующими информационными входами регистра сдвига и выходными шинами, введены второй

счетчик импульсов, второй элемент И. инвертор, RS-триггер и новые связи.

Введение элементов и новых связей позволило в случае расфазировки регистров и счетчиков производить их коррекцию, В

этом случае, длительность сигнала, по которому первый счетчик переходит в параллельный режим работы, т.е, в режим коррекции, должна быть больше, чем время фазирования регистра.

Формирование импульса коррекции

происхо,о,ит на RS-триггере после начала расфазировки и заканчивается через время, определяемое вторым счетчиком импульсов, вторым элементом И и инвертором.

На фиг.1 представлена структурная схема одного канала устройства.

Входная шина 1 соединена со счетным входом первого счетчика импульсов 2, информационным входом первого D-триггера 3, первым входом первого элемента И 4, второй вход которого соединен с инверсным выходом первого D-триггера 3, а выход - с входом управления регистра сдвига 5 и входом сброса второго счетчика импульсов 6. Выходы первого счетчика импульсов 2 соединены с информационными входами регистра сдвига 5 и выходными шинами 7, выходы регистра сдвига 5 соединены с информационными входами первого счетчика импульсов 2. Старший разряд регистра сдвига 5 соединен также с входами мажоритарных элементов 8 всех каналов и с первым входом элемента эквивалентности 9, второй вход которого соединен с выходом мажоритарного элемента 8 и входом последовательной записи регистра сдвига 5, а выход - с информационным входом второго D-триггера 10. Выходвторого D-триггера 10 соединен с S-входом RS-триггера 11, выход которого соединен с входом управлэния первого счетчика импульсов 2, Шина синхронизации 12 соединена с синхронизируюш;ими входами первого D-триггера 3, второго D-триггера 10, регистра сдвига 5, со счетным входом второго счетчика импульсов 6 и через инвертор 13 с входом второго элемента И 14. Информационные выходы второго счетчика импульсов 6 соединены с остальными входами второго элемента И 14, выход которого соединен с R-входом RS-триггера 11.

Принцип работы резервированного делителя частоты заключается в следующем.

Входной сигнал с входной шины 1 поступает на счетный вход первого счетчика импульсов 2 и содержимое счетчика увеличивается-на единицу. Входной сигнал сдвигается синхроимпульсами с шины синхронизации 12 на первом D-триггере 3 и на первом элементе И 4 вырабать;вается сигнал, переводящий регистр сдвига 5 в параллельный режим работы и устанавливающий второй счетчик импульсов 6 в нулевое состояние.

По окончании сигнала с первого элемента И 4 (фиг,2) регистр сдвига 5 пере.чодит в последовательный режим работы, а второй счетчик импульсов 6 в счетный режим, По срезу синхроимпульса содержимое старшего разряда регистра сдвига 5 поступает на входы мажоритарного элемента 8 и уже скорректированная информация поступает на вход последовательной записи регистра сдвига 5. Одновременно, в случае сбоя иа

выходе элемента эквиэалентности 9 визмикает единичное состояние. По фронту сиихр -.мпульса с шины синхронизации 12 второй С-тр 1гге,о 10 также переходит в единичное состояние, перево,а.я RS-триггер 1 1 в единичное состояние. Счетчик импульсов 2 переходит в параллельный режим работы и содержимое регистра сдвига 5 перезаписывается в первый счетчик импульсов 2. Коррекция сбившегося регистра сдвига 5 осуществляется за N-синхроимпульсов, где N - число разрядов регистр.. Коррекция первого счетчика импульсов 2 происходит одновременно с коррекцией регистра и поэтому необходимо, чтобы яа это время первый счетчик импульсов 2 находился в параллельном режиме работы. С этой целью, на выходе второго элемента И 14 должен вырабатываться сигнал через Nсинхроимпульсов (где N - число разрядов регистра). После окончания сброса второго счетчика импульсов 5 сигнал с второго элемента 1/1 14 поступает на R-вход RS-триггера 11 и переводит его в нулевое состояние. За

это время происходит полная коррекция регистра, а т.к. RS-триггер 11 в сбившемся канале находился в единичном состоянии, то и первый счетчик импульсов 2 находился в параллельном режиме работы, т.е. за это

время произошла полная коррекция первого счетчика импульсов 2.

Сравнениг ;;иформации в регистре сдвига 5 происходит постоянно за исключением перезапис;- информации из первого

счетчика импульсов 2 в регистр. В синхронно работающих каналах элемент эквивалентмости 9 и второй D-триггер 10 остаются в нулевом состоянии, а следовательно и RSтриггер 11.

Первый счетчик импульсов 2 находится

в последовательном режиме работы и не меняет свою информацию до сле,цующего входного сигнала.

Максимальное время приведения сбившегося счетчика к синхронно работающим определяется по формуле:

N Т

хс.пр.

вх.

где N - число разрядов счетчика;

Тех период синхроимпульсов.

Таким образом, время коррекции сбившегося канала по сравнению с прототипом остается прежним, однако повышается нздежность функционирования, т.к. устройство восстанавливает работоспособность при одновременном сбое всех трех каналов.

Формула изобретения

Резервированный делитель частоты,содержащий резервные каналы, каждый из которых содержит первый счетчик импульсов, регистр сдвига, мажоритарный элемент, элемент эквивалентности, первый и второй D-триггеры, первый элемент И, шину синхронизации и входную шину, соединенную со счетным входом первого счетчика импульсов, информационнь/м входом первого D-триггера и первым входом первого элемента И, второй вход которого соединен с инверсным выходом первого D-триггера, а. выход-с входом управления регистра сдвига, информационные выходы которого соединеныс соответствующими информационными входами первого счетчика импульсов, а старший разряд регистра сдвига соединен также с входами мажоритарных элементов всех каналов и с первым входом элемента эквивалентности, второй вход которого соединен с выходом ма)оритарного элемента и входом последовательной эаписи регистра сдвига, а выход - с информационным входом второго D-триггера, вход синхронизации которого соединен

с входами синхрониэации соответственно первого D-триггера, регистра сдвига и шиной синхронизации, информационные выходы первого счетчика импульсов

соединены с соответствующими информационными входами регистра сдвига и выходными шинами, отличающийся тем, что, с целью повышения надежности функционирования, в него введены второй счетчик импульсов, RS-триггер, инвертор, второй элемент И, причем шина синхронизации соединена со счетным входом второго счетчика импульсов и через инвертор - с первым входом второго элемента И, остальные входы которого соединены с соответствующими информационными выходами второго счетчика импульсов, а выход - с R-входом RS-триггера, S-вход которого соединен с выходом второго D-триггера, а выход - с входом управления первого счетчика импульсов, .выход первого элемента И соединен с входом сброса второго счетчика импульсов.

Изобретение относится к импульсной технике, а именно к делителям частоты с параллельной выдачей информации, и может быть применено в резервированных устройствах деления частоты. Устройство содержит резервные каналы, каждый из которых содержит два счетчика 2, 6 импульсов ».' регистр 5 сдвига, мажоритарный элемент 8, элемент 9 эквивалентности, два D-триггера 3, 10, два элемента И 4, 14, шину 12 синхронизации, входную шину 1, RS-триггер 11. инвертор 13. 1 ил.