Резервированный делитель-формирователь Советский патент 1988 года по МПК H03K23/00 

00

9д

00

;о

00

N9

fflt9 ff f

Изобретение относится к импульсной технике и может быть использовано для организации синхронной работы каналов резервированного цифрового комплекса.

Цель изобретения - расширение функциональных возможностей путем обеспечения работы как при синхронных, так и при асинхронных (расфа- зированных) входных сигналах„

На чертеже приведена электрическая структурная схема делителя-формирователя „

Резервированный делитель-формирователь содержит шину 1 синхронизирующих сигналов, которая соединена с синхронизирующими входами регистра 2 и D-триггера 3, инверсные выходы старших разрядов регистра 2 всех каналов соединены с входами мажоритарных элементов 4 всех каналов, и кроме того, в своем кангше с первым входом элемента 5 сравнения, выходы регистра 2 соединены с выходными шинами 6, второй вход элемента 5 сравнения соединен с выходом мажоритарного элемента А, с первым входом первого элемента И 7 и с информационным входом D-триггера 3, выход мента 5 сравнения соединен с вторым входом элемента И 7 и через инвертор 8 с первым входом второго элемента И, второй вход элемента И 9 соединен с выходом D-триггера 3, выходы элементов И 7.и 9 соединены с первым и вторым входами элемента ИЛИ 10, выход которого соединен с информационным входом регистра 2.

Делитель-формирователь работает следующим образом.

По включении питания триггеры устройства могут установиться в произвольное состояние.

Предположим, что (в качестве примера рассмотрен 3-х разрядный регистр) в канале 1 первый, второй, третий разряды регистра 2 установились в состояния (1,0,0) в канале II (0,0,0) в канале III (О,1,0), D-триггера 3 всех каналов - в единичном состоянии. Тогда выходы элементов 4 и 5, всех каналов находятся в единичном состоянии, а выходы инверторов 8 всех каналов - в нулевом состоянии Элементы 7 всех каналов открыты, а элементы 9 закрыты.

По первому синхроимпульсу с шины 1 (пусть синхроимпульсы всех каналов

расфазированы и начинаются, соответ- ственно, в I, II и III каналах) разряды регистра 2 и D-триггер 3 уста- навливаютЪя в I канале в состояния (1,1,0,1), во II канапе (1,0,0,1), в III канале (1,0,1,1). В III канале элемент 5 устанавливается в нулевое состояние, закрывая элемент 7 и открывая элемент 9. Так как в III канале U-триггер 3 остается в единичном состоянии, то на выходе элемента 10 имеется единичное состояние, как и на выходе элемента 4.

В I канале по второму синхроимпульсу разряды регистра 2 устанавли0

0

менты 4 всех каналов в нулевое состояние.

Во II канале элемент 5 устанавливается в нулевое состояние, закрывая элемент 7 и открывая элемент 9. Так как D-триггер 3 остается в единичном состоянии, то на выходе элемен- 5 та 10 имеется также единичное состояние.

В Л1 канале элемент 5 устанавливается в единичное состояние, открывая элемент 7 и закрывая элемент 9. На выходе элемента 10 имеется нулевое состояние (как и на выходе элемента 4) .

По второму синхроимпульсу с шины 1 во II канале разряды регистра 2 и D-триггер 3 устанавливаются в состояние (1,1,0,0), элемент 10 устанавливается в нулевое состояние.

По второму синхроимпульсу с шины 1 в III канале разряды регистра 2 и D-триггер 3 устанавливаются в состояния (0,1,0,0), мажоритарные элементы всех каналов устанавливаются в единичное состояние.

В I канале элемент 5 устанавливается в нулевое состояние, закрывая элемент 7 и открывая элемент 9. На выходе элемента 10 имеется единичное состояние (как и на выходе D-тригге- ра 3).

Во II канале элемент 5 переходит в единичное состояние, открывая элемент 7 и закрывая элемент 9. На выходе элемента 10 - единичное состояние.

5 По третьему синхроимпульсу с шины 1 канала I состояние элементов в I канале не изменяется.

По третьему синхроимпульсу II канала разряды регистра 2 и D-триггер

5

0

5

0

певой уровень) не с элемента 4, а с 0-триггера 3 через элементы 9 и 10. По шестому синхроимпульсу II канала во II канале элемент 5 устанав пивается в единичное состояние, а эазряды регистра 2 в состояние (0,0,0) - такое же,как и В 1 и III (аналах, т.е. регистры 2 всех кана- юв сфазированы.

3

3 во II канале устанавливают в единичное состояние элементы 4 всех кналов и элемент 10 в нулевое состоние .

В 1 канале элемент 5 устанавливется в единичное состояние, открыв элемент 7 и закрывая элемент 9. На выходе элемента 10 - нулевое состоние .

В III канале элемент 5 устанавлвается в нулевое состояние, закрыв элемент 7 и открывая элемент 9. На выходе элемента 10 имеется нулевое состояние (как и на выходе D-тригг ра 3) .

По третьему синхроимпульсу III канала в III канале разряды регистра 2 и D-триггер 3 переходят в состояние (0,0,1,0), элемент 5 перехдит в единичное состояние, открывая элемент 7 и закрывая элемент 9.

По четвертому синхроимпульсу регистр 2 и D-триггер 3 I и II каналов переходят в состояние (0,1,1,0) а в III канале регистр 2 и D-триггер 3 устанавливаются в состояния (0,0,0,0), а элемент 5 - в нулевое состояние о

По пятому синхроимпульсу состояние регистров 2 и D-триггеров 3 в I и II каналах (0,0,1,0), в III канале (0,0,0,0). Состояние остальных элементов прежнее.

По шестому синхроимпульсу I канала состояние регистра 2 и D-тригге- ра 3 I канала (0,0,0,0), элементы 4 всех каналов устанавливаются в единичное состояние, элемент 5 III канала устанавливается в единичное состояние, открывая элемент 7 и закрывая элемент 9. На информационный вход регистра 2 III канала через элементы 7 и 10 поступает информаци с элемента 4 - единичный уровень. Во II канале элемент 5 устанавливается в нулевое состояние, открывая элемент 9 и закрывая элемент 7. На информационный вход регистра 2 ка- иала II поступает информация (ну

Так как регистры 2 всех каналов сфазированы, то первым свое состояние изменяет регистр, на синхронизирующий вход которого поступает первый после фазирования каналов синхроимпульс. Таким регистром является регистр 2 III канала. Смена информации последовательно осуществляется в I и во II каналах.

Максимальное время фазирования сбившихся каналов равно (п-Т, ), где п - число разрядов регистра, TgK - период синхронизирующих сигналов .

Рассмотрен наихудший случай: когда расфазированы все каналы при рас- фазированных входных сигналах. В этом случае сдвиг между одноименными разрядами каналов равен сдвигу между входными сигналами

Формула изобретения

25

0

5

0

5

0

5

Резервированный делитель-формирователь, содержа ций три канала деления, каждый из которых содержит шину синхронизирующих сигналов, соединенную с синхронизирующими входами регистра и D-триггера, первый элемент И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом регистра, и мажоритарный элемент, входы которого соединены с соответствующими входами мажоритарных элементов других каналов деления, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены второй элемент И, элемент сравнения и инвертор, причем инверсные выходы старших разрядов регистров всех каналов соединены с соответствующими входами мажоритарных элементов всех каналов, кроме того инверсный выход старшего разряда регистра своего канала соединен с первым входом элемента сравнения, второй вход которого соединен с выходом мажоритарного элемента, с первым входом первого элемента ll и с информационным входом D-триггера, выход - с вторым входом первого элемента И и через инвертор - с первым входом второго элемента И, второй вход которого соединен с выходом Dтриггера, выход - с вторым входом элемента ИЛИ.