Устройство для сопряжения разноскоростных вычислительных устройств Советский патент 1993 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может найти применение для организации обмена информацией между вычислительными устройствами, работающими с разной скоростью.

Известно устройство для сопряжения разноскоростных устройств, содержащее первый триггер, первый и второй элементы задержки, блок памяти, реверсивный счетчик, дешифратор нуля счетчики считывания и записи, две группы элементов И, группу элементов ИЛИ, выходы которых соединены с адресным входом блока памяти, а первые и вторые входы элементов ИЛИ группы соединены соответственно с выходами элементов И первой и второй групп, первые входы элементов И первой группы соединены с выходами соответствующих разрядов счетчика записи, вторые входы элементов И; первой группы объединены между собой и соединены с входом первого элемента задержки, счетным входом счетчика записи с суммирующим входом реверсивного счетчика, вычитающий вход которого соединен со счетным входом счетчика считывания, с входом второго элемента задержки и с первыми входами элементов И второй группы, выход реверсивного счетчика соединен с входом дешифратора йуля, а вход считывания устройства соединен с первым входом первого

VJ

00

ч

$

а

триггера, выходы первого и второго элементов задержки соединены соответственно с входами записи и считывания блока памяти, выход которого является информационным выходом устройства, выход счетчика считывания подключен к вторым входам элементов И второй группы. Кроме того, в устройство введены регистр, второй и третий триггеры; два элементы НЕ, третий и четвертой элементы задержки и элемент И, первый и %% рой вх6дыкоторого соединены соответственна с в;ыходом дешифратора ну-. ля и выходом первого триггера, второй вход которого подключен к выходу третьего элемента задержки, вход которого соединен с выходом второго элемента задержки, а вход записи устройства соединен с первым входом второго триггера и с входом стробиро- вания регистра, информационный вход которого является информационным входом устройства, а выход регистра подключен к информационному входу блока памяти, выход элемента И подключен к первому входу третьего триггера, второй вход которого соединен с выходом второго триггера, а первый и второй выходы третьего триггера соединены соответственно с входами первого и второго элементов НЕ, выходы которых подключены к входам второго и первого элементов задержки, выход которого Ьоёдинен с вторым входом второго триггера. . v. . ,. ,.: .

; Анализ рабо.тьТ рассматриваемого устройства показ ыЖет, что вычислительный процесс в части обмена высокоскоростного устройства (ЦВМ) необходимо строить таким образом, чтобы очередной сеанс передачи информации из ЦВ М в низкоскоростное устройство (абонент) проводился после гарантированного времени приема информации абонентом. В противном случае возможна потеря или искажение массива передаваемой информации при попытке ее записи до момента окончания считывания.: , .

Таким образом, недостатками данного устройства являются низкая скорость обмена й§-за времени ожидания .между сеансами обмена и недостаточная надежность передачи информации из-за возШяйЪстгйГ её потери 1Мй искажения При попытке записи..

Целью изобретения является увеличение быстродействия и повышение надежности передачи информации.

Поставленная цель достигается тем, что в устройство для сопряжения по а.с, № 1183975 введены первый, второй, третий элементы ИЛИ, элемент НЕ, пятый элемент задержки, двухразрядный регистр, пятый

триггер, четвертый триггер, регистр требования обмена, сигналы Есть информация и Запись информации, два коммутатора, причем управляющие входы третьей и четвертой групп коммутаторов соединены с первым и вторым выходами двухразрядного регистра, первый вход которого соединен с выходом дешифратора нуля, второй вход соединен с первым входом третьего элемента

ИЛИ и с прямым выходом пятого триггера, третий .вход управления соединен с первым выходом ЦВМ, третий и четвертый выходы нулевого и первого разрядов регистра соединены соответственно с первым и вторым

5 входами ЦВМ, синхровход пятого триггера соединен с выходом пятого элемента задержки, установочный вход соединен с инверсным выходом четвертого триггера, установочный вход которого соединен с вы0 ходом первого элемента ИЛИ и входом пятого элемента задержки, синхровход четвертого триггера соединен с выходом элемента НЕ, вход которого соединен с выходом четвертого элемента задержки, уп5 равляющий вход четвертого триггера соединен с инверсным выходом пятого триггера, первый и второй входы первого и второго элементов ИЛИ соединены попарно с управляющими входами устройства за0 писи (чтения) от ЦВМ и соответствующими входами записи (чтения) от абонента, которые соединены с первой и второй группами управляющих входов коммутаторов, пр этом выходы первого и второго элементов

5 ИЛИ соединены с выходами первого и второго триггеров соответственно, первый выход двухразрядного регистра соединен с вторым входом счетчика считывания м ато- рым входом четвертого элемента ИЛИ, вто0 рой выход - с вторым входом счетчь-ка записи, а выход четвертого элемента ИЛИ соединен с первым входом регистра требования обмена, второй, третий и четвертый входы управления которого соединены с

5 вторым, третьим и четвертым выходами ЦВМ соответственно, выход регистра требования обмена является сигнальным выходом устройства, информационный выход блока памяти соединен с информационны0 ми входами коммутаторов, информационный вход электронного регистра соединен с информационными выходами коммутаторов.

Положительный эффект достигается по5 дачей в ЦВМ разрешающих сигналов с регистра требования обмена после окончания циклов записи и считывания соответственно, позволяющих сократить задержки времени между очередными сеансами записи (считывания) массивов информации. Эти же

сигналы поступают на коммутаторы для открытия соответствующих входов и предотвращения возможности одновременной записи и считывания информации из блока памяти со стороны ЦВМ и абонента, тем самым препятствуя искажению информации и повышая надежность передачи информации.

На фиг. 1 и 2 представлена функциональная схема предлагаемого устройства.

Устройство содержит элементы памяти 1 группы, элементы И 2 группы, второй элемент задержки 3, счетчик считывания 4, реверсивный счетчик 5, первый триггер 6, первый элемент задержки 7, счетчик записи 8, дешифратор нуля 9, элементы И 10 второй группы, элементы И 11 первой группы, элементы ИЛИ 12 группы, блок памяти 13, первый 14, второй 15 управляющие входы блока памяти 13, адресный вход 16 блока памяти 13, второй триггер 17, регистр 18, элемент И 19, четвертый 20 и третий 21 элементы задержки, третий триггер 22, выполненный на элементах И-НЕ 23 и 24, первый 25 и второй 26 элементы НЕ, двухразрядный регистр 27, инвертор 28, первый элемент ИЛ И 30, второй элемент ИЛИ 31, коммутаторы 32, 33, которые могут быть выполнены на ИМС 533КП11, пятый элемент задержки 34, четвертый триггер 35, пятый триггер 36, регистр требования обмена 37, третий элемент ИЛИ 38, управляющие входы 39, 40 записи (чтения) от ЦВМ, соединенные с первой группой управляющих входов коммутаторов 32,33, причем вход 39 соединен также с выходом 54 выдачи сигнала Есть информация в абонент, управляющие входы 41, 42 записи (чтения) от абонента, соединенные с второй группой управляющих входов коммутаторов, причем вход 41 соединен также с выходом 55 выдачи сигнала Запись информации в ЦВМ, двунаправленные информационные входы 43, 44 коммутаторов, сигнальный выход устройства 45, связанный с сигнальным вводом ЦВМ, информационные входы 46, W7 коммутаторов, связанные с информационным выходом блока памяти 13, информационные выходы 48, 49 коммутаторов, связанные с входом регистра 18, третья группа управляющих входов 50, 51 коммутатора 33, четвертая группа управляющих входов 52, 53 коммутатора 32, причем вход регистра 18 соединен с информационными выходами 48 49 коммутатора 32, 33, выход которого соединен с управляющим входом 15 блока памяти 13, первый управляющий вход 14 которого соединен с выходом второго элемента задержки 3 и третьего элемента задержки 21, адресный вход 16 блока памяти

13 соединен с выходом элементов ИЛИ 12 группы, входы которых соединены с выходами элементов И 10 второй группы и выходами элементов И 11 первой группы, входы 5 элементов И 11 первой группы соединены с выходом счетчика записи 8, выходом второго элемента НЕ 26, вход которого соединён с выходом элемента И-НЕ 24, входящего в состав третьего триггера 22, первый вход

0 которого соединен с выходом второго триггера 17, первый вход которого соединен с выходом второго элемента ИЛИ 30, первый и второй вход которого соединены с управляющими входами 39, 41 соответственно,

5 вход первого элемента задержки 7 соединен с выходом второго элемента НЕ 26, а выход соединен с вхоДбм четвертого элемента задержки 20, вход которого соединен с вторым входом второго триггера 17 и вхо0 дом инвертора 28, второй вход регистра 18 соединен с выходом первого элемента ИЛИ 30, первый вход первого триггера б соединен с выходом второго элемента ИЛИ 31, первый и второй входы которого соединены

5 с информационными входами 40 и 42 соответственно, выход второго элемента ИЛИ 31 соединен с первым входом первого триггера, второй вход которого соединен с выхо- дом третьего элемента задержки 21, вход

0 которого соединен с выходом второго элемента задержки 3, выход первого триггера 6 соединен с выходом дешифратора нуля 9, выход элемента И 19 соединен с входом элемента И-НЕ 23, выход которого соеди5 нен с входом первого элемента НЕ 25, выход которого соединен с входом второго элемента задержки 3, первым входом реверсивного счетчика 5, а также с первым входом счетчика считывания 4, выход которого сое0 динен с входами элементов И 10 второй группы, второй вход счетчика считывания соединен с вторым выходом двухразрядного регистра 27, соединенным также с третьей группой управляющих входоё ком5 мутатора 33, второй вход регистра 27 соединен с выходом дешифратора нуля 9, а первый выход соединен с четвертой группой управляющих входов коммутатора 32, первый вход регистра 27 соединен с пря0 мым выходом пятого триггера 36, третий вход 58 управления регистра 27 соединен с первым выходом ЦВМ, третий 56 и четвертый 57 выходы которого соединены с первым и вторым входами ЦВМ, инверсный

5 выход пятого триггера соединен с управляющим входом четвертого триггера 35, синх- ровход которого соединен с выходом инвертора 28, вход которого соединён с выходом четвертого элемента задержки 20, а

установочный вход четвертого триггера 35

соединен с выходом первого элемента ИЛИ 30 и входом пятого элемента задержки 34, выход которого соединен с синхровходом пятого триггера 36, установочный вход которого соединен с инверсным выходом чет- вертого триггера 34, прямой выход пятого триггера 36 соединен с первым входом четвертого элемента ИЛИ 38, второй вход которого соединен с вторым выходом регистра 27, выход четвертого элемента ИЛИ 38 сое- дииен с первым входом регистра требования обмена 37, второй, третий и четвертый выходы управления которого соединены соответственно с вторым, третьим и четвертым выходами ЦВМ, выход регистра 37 соединен с сигнальным выходом устройства 45., ..,:.-;..--v. .-.: .,-,; -:

Устройство может работать в четырех режимах: режим записи информации из абонента в блок памяти, режим считывания информации из блока памяти в ЦВМ, режим записи информации из ЦВМ в блок памяти, режим считывания информациимз блока памяти в абонент.

Устройство работает следующим обра- зом. ,;.,. . ;...; , - .-., - В исходном состоянии счетчики 4 и 8, реверсивный счетчик 5, триггеры 6, 17, 35, 36 обнулены, на адресном входе 16 блока памяти 13 находится потенциал, соответст- вугощий нулю, на выходе дешифратора нуля находится запирающий потенциал. На управляющих входах 40, 39,41,42 устройства, соединенных q первой м второй группами управляющих входов коммутаторов 32, 33, нет управляющих сигналов, на информационных входах устройства 43,44 нет информации. :: ., ; . .

Управляющей сигнал на запись информации из абонента поступает на управляю- щий вход устройства, соединённый с первой группой управляющих входов коммутаторов, по которому коммутатор 32 подключает информационный вход 44 на информационный выход 49, а также через элемент ИЛИ 30 подается на вход триггера 17 и устанавливает Wo; в единичное состоя- ние, означающее запрос на запись информации в блок памяти 13. Информация на вход регистра 1.8 ЛЬступает с информацией- ного выхода 49 коммутатора 32. Запрос на запись высоким потенциалом поступает на вход триггера 22 и, если к этому моменту на первом входе данного триггера отсутствует запрос на считывание, на его втором выходе устанавливается низкий потенциал, а на выходе элемента НЕ 26 - сигнал записи, по которому информация переписывается из регистра 18 в блок памяти 13 по нулевому адресу. Код адреса, по которому происхо-

дит запись, подается на вход 16 блока памяти 13с выхода счетчика & через элементы И 11. Длительность сигнала записи на входе 15 блока памяти 13 определяется элементом задержки 20, По снятию сигнала записи запись слова в блок памяти 13 завершается, содержимое счетчика 8 и реверсивного счетчика 5 увеличивается на единицу, на выходе элемента НЕ 28 появляется сигнал. Цикл обслуживания запроса записи одного слова повторяется в соответствии с количеством слов в массиве. Параллельно управляющий сигнал на запись с выхода элемента ИЛИ 30 поступает на вход элемента задержки 34 и установочный вход триггера 35, который сбрасывает данный триггер, на инверсном выходе его и соответственно на установочном входе триггера 36 появляется сигнал, который снимает триггер 36 со сброса. На синхровходе триггера 36 импульс запуска появляется через время, определяемое элементом задержки 34. Если до прихода этого импульса на синхровход триггера 35 поступает импульс сброса с выхода элемента НЕ 28, то триггер 35 устанавливается в 1, на его инверсном выходе появляется О и триггер 36 сбрасывается, сигнал конца обмена массива на его выходе не формируется. При отсутствии сигнала сброса с выхода элемента НЕ 28 триггер 36 запускается импульсом запуска с выхода элемента задержки 34 и на выходе триггера 36 формируется сигнал конца обмена массиве, который поступает на нулевой разряд регистра 37, на выходе которого формируется сигнал, который поступает на первую и вторую группу управляющих входов коммутаторов 32, 33 и на первый вход элемента ИЛИ 38, с выхода которого поступает на вход регистра требования обмена 37, а также сбрасывает в О счетчик записи 8. Коммутатор 32 отключает информационный вход 44 от информационного выхода 49, подготавливая устройство к последующему циклу считывания со стороны ЦВМ. Схема формирования требования обмена выдает сигнал об окончании записи массива информации в блок памяти 1-3. Сигнал конца обмена формируется при отсутствии сигналов записи в течение временного промежутка, который в два раза превышает период следования сигналов записи. На этом цикл записи массива информации из абонента в устройство заканчивается.

Схемы регистров 37, 27 показаны на фиг. 3 и 4 соответственно. Подробное описание работы регистра 37 дано ниже. Работа регистра 27 ясна из рисунка.

Цикл считывания массива информации из устройства в ЦВМ начинается после того, как ЦВМ получает) сигнал с регистра требования обмена 37, а затем выдает на управляющий вход 40 устройства, соединенный со второй группой управляющих входов коммутаторов, сигнал считывания, который подключает информационный вход 46 коммутатора 33 к информационному входу устройства 43, а также через элемент ИЛИ 31 поступает на вход триггера 6, который устанавливается в 1 состояние, означающее запрос на считывание информации из блока памяти 13. Запрос на считывание, при наличии на первом входе элемента И 19 разрешающего потенциала с выхода дешифратора нуля 9, поступает на первый вход триггера 22. Если к этому моменту на втором входе данного триггера отсутствует запрос на запись, то на его первом выходе устанавливается низкий потенциал, а на выходе элемента НЕ 25 Сигнал считывания. Этот сигнал с задержкой, обеспечиваемой элементом задержки 3, поступает на вход 14 блока памяти 13, разрешая считывание информации и выдачу ее в ЦВМ. Код первого адреса (нулевой), по которому происходит считывание, подается с выхода счетчика считывания 4 через элементы И 10 группы. Длительность сигнала считывания на входе 14 блока памяти 13 определяется элементом задержки 21. По снятию сигнала считывание слова из блока памяти 13 завершается, содержимое счетчика 4 увеличивается/а реверсивного счётчика 5 уменьшается на единицу. После считывания последнего слова массива информации из блока памяти 13 содержимое реверсивного счетчика 5 становится равным нулю, вследствие чего дешифратор нуля .9 формирует сигнал, который блокирует элемент И 19, а также поступает на первый разряд регистра 27, который формирует на своем втором выходе сигнал, который поступает на третью и четвертую группу управляющих входов коммутаторов 32, 33 и отключает вход 43 ЦВМ от информационного выхода 46, сбрасывает в О счетчик считывания 4, а также через элемент ИЛИ 38 поступает на вход регистра требования обмена 37, который на своем выходе формирует сиг.нал в ЦВМ об окончании процесса считывания.

Аналогично работает устройство если сначала управляющий сигнал на запись поступает от ЦВМ на управляющий вход 39 устройства, соединенный с первой группой управляющих входов коммутатора, а управляющий сигнал на чтение поступает из абонента на управляющий вход 42 устройства, соединенный со второй группой управляющих входов коммутаторов.

Устранение конфликтных ситуаций и синхронизация обмена информацией между ЦВМ и абонентом проводятся с помощью сигналов Есть информация (ЕЙ), Запись информации (ЗИ) следующим образом.

При записи информации в устройство 5 со стороны ЦВМ последняя, одновременно с сигналом Запись, выдает в абонент сигнал Есть информация. Этот сигнал является для абонента разрешением на считывание информации со стороны або- 0 нента и запретом на запись информации в устройство. Получив сигнал ЕЙ, абонент может начать считывание информации из устройства.

По окончании считывания информации

5 из блока памяти (БП) абонентом дешифратор О 9 записывает 1 в первый разряд регистра 27, после чего формируется сигнал Требование обмена. Получив этот сигнал, ЦВМ опрашивает первый и нулевой разря0 ды регистра 27. Если в первом разряде Г, что говорит об окончании считывания информации абонентом, ЦВМ снимает сигнал ЕЙ. Отсутствие сигнала ЕЙ сигнализирует абоненту о возможности записи информа5 ции в устройство. Логика взаимодействия ЦВМ с абонентом закладывается в программно-алгоритмическое обеспечение ЦВМ и может меняться в зависимости от конкретных конструктивно-экс плуатацйойны усл б1-

0 вий применения устройства.

При записи информации в устройство со стороны абонента синхронизация обмена информацией происходит аналогичным образом с помощью сигнала ЗИ, приход ко5 торого в ЦВМ сигнализирует о начале записи информации в устройство от абонента и запрете записи в устройство от ЦВМ.

Описанное усовершенствование особенно эффективно в случаях, когда абонен0 ты не могут быть непосредственно подключены к мультиплексным каналам ввода/вывода ЦВМ из-за ограниченного количества линий связи, а информация передается не пословно, а массивами.

5 Регистр требования обмена 37 может работать в режимах Прерывание и Считывание. Режим считывания информации задается путем выдачи от ЦВМ сигнала Считывание, который поступает на вход R

0 триггера Маска и устанавливает его в О состояние. В этом случае приход сигнала Требование обмена от схемы ИЛИ (38) не вызовет прохождения сигналу в ЦВМ, а запомнится в триггере обмена (переведет его

5 в состояние Г). При подаче сигнала Считывание состояния регистра 37 от ЦВМ последний через схему ИЛИ поступает на второй вход системы И. Если триггер Обмена установлен в состояние 1, то на вход

ЦВМ выдается сигнал Требование обмена. ;;;..,.,;.;;, .-....,,..;.. ,. ,

В случае установки триггера Маска в состояние Г по сигналу Режим Прерывание от ЦВМ на второй вход схемы И постоянно подается единичный сигнал. В этом случае приход сигнала от схемы ИЛИ (38) вызывает прохождение сигнала Прерывание на вход ЦВМ. Линия задержки сбрасывает триггер обмена в 0й после

считывания информации с триггера обмена.

Работа регистра Требование обмена (37) в режиме Считывание используется

при решении процессором задач, при которых нежелательны прерывания вычислительного процесса. В этом случае реакция ЦВМ на сигнал Требование обмена замедлится, а скорость обмена с абонентами соответственно уменьшится.

Изобретение относится к вычислительной технике и может быть применено для организации обмена информацией между вычислительными устройствами, работающими с разной скоростью в высоконадежных системах. Целью изобретения является увеличение быстродействия -и повышение надежности передачи информации. Поставленная цель достигается подачей в ЦВМ разрешающих сигналов с регистра требования обмена после окончания циклов записи и считывания соответственно, позволяющих сократить задержки времени между очередными сеансами записи (считывания) массивов информации. Эти же сигналы поступают на коммутаторы для открытия соответствующих входов и предотвращения возможности одновременной записи и считывания информации из блока памяти 13 со стороны ЦВМ и абонента, тем самым препятствуя искажению информации и повышая надежность передачи информации. Устройство содержит блок памяти, счетчики записи и считывания, реверсивный счетчик, группы элементов И, элементы задержки, триггеры, дешифратор нуля, группу элементов ИЛИ, регистр, элементы И, ИЛИ, НЕ, двухразрядный регистр, коммутаторы, регистр требования обмена. 4 ил. 6

Ф о р м у л а и з о б р е т е и и я Устройство для сопряжений разноско- ростных вычислительных устройств, содержащее первый триггер, первый и второй элементы задержки, блок памяти, реверсивный счетчик, дешифратор нуля, счетчики считывания и записи, две группы элементов И, группу элементов ИЛИ, выходы которых соединены с адресным входом блока памяти, а первые и вторые входы элементов ИЛИ группу соединены соответственно с выходами элементов И первой и второй групп, первые входы элементов И первой группы соединены с выходами соответствующих разрядов счётчика записи, вторые входы элементов И первой группы объединены между собой и соединены с входом первого элемента задержки, счетным входом счетчика записи с суммирующим входом реверсивного счетчика, вычитающий вход которбго соединен со счетным входом счетчика считывания, с входом второго элемента задержки и первыми входами элементов И второй группы, выход реверсивного счетчика соединен с аходом дешифратора нуля, а вход считывания устройства соединен с первым вхбДШт«ёТрвоп51фйгТ ,твыходы первого и второго элементов задержки соединены со- ответртвенно с входами записи и считывания блока памяти, выход которого является информационным выходом устройства, выход счетчика считывания подключен к вторым входам элементов И второй группы, кроме того, в устройство введены регистр, второй и третий триггеры, два элемента НЕ, третий и четвертый элементы задержки и элемент И, пёрвьТй и второй входы которого соединены соответственно с выходом дешифратора нуля и выходом первого триггера, второй вход которого подключен к выходу третьего элемента задержки, вход KOTOp oto соединён с выходом второго элемента задержки, а вход записи устройства соединён с первым входом второго триггера и входом стробирования регистра, информационный вход которого является информационным входом устройства, а выход регистра подключен к информационному входу блока памяти, выход элемента И подключен к первому входу третьего триггера, второй вход которого соединен с выходом второго триггера, а первый и второй выходы третьего триггера соединены соответственно с входами первого и второго элементов НЕ, выходы которых подключены к входам второго и первого элементов задержки, выход которого соединен с вторым входом второго триггера, отличающееся тем, что, с целью увеличения быстродействия и повышения надежности передачи информации, в него введены два коммутатора, первый, второй и третий элементы ИЛИ, элемент НЕ, пятый элемент задержки, двухразрядный регистр, четвертый и пятый триггеры, регистр требования обмена, причем управляющие входы третьей и четвертой групп коммутаторов соединены е первым и вторым выходами двухразрядного регистра, первый вход которого соединен е выходом дешифратора нуля, второй вход соединен е первым входом четвертого элемента И/lSrt w прямым выходом пятого триггера, третей вход управления соединен с первым выходом ЦВМ, третий и четвертый выходы нулевого и первого разрядов регистра соединены соответственно с первым и вторым входами ЦВМ, синхровход пятого триггера соединен с выходом пятого элемента задержки, установочный вход соединен е инверсным выходом четвертого триггера, установочный вход которого соединен с выходом первого элемента ИЛИ и входом пятого элемента задержки, синхровход четвертого триггера соединен с выходом элемента НЕ, вход которого соединен с выходом четвертого элемента задержки, управляющий вход четвертого триггера соединен с инверсным выходом пятого триггера, первый и второй входы первого и вторйго элементов ИЛИ соединены попарно с управляющими входами устройства за- писи (чтения) от абонента, которые

соединены с первой и второй группами управляющих входов коммутаторов, при этом выходы первого и второго элементов ИЛИ соединены с входами первого и второго триггеров соответственно, первый выход двухразрядного регистра соединен с вторым входом счетчика считывания и вторым входом третьего элемента ИЛИ, второй выход - с вторым входом счетчика записи, а выход третьего элемента ИЛИ соединен с первым входом регистра требования обмена, второй, третий и четвертый входы управления которого соединены с вторым, третьим и четвертым выходами ЦВМ соответственно, выход регистра требования обмена является сигнальным выходом устройства, информационный выход блока памяти соединен с информационными входами коммутаторов, информационный вход электронного регистра соединен с информационными выходами коммутаторов.