Формирователь импульсной последовательности Советский патент 1993 года по МПК H03K5/156 

00

ю VJ VJ

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники.

Цель изобретения - расширение области применения за счет возможности обеспечения подстройки скважности выходных импульсов.

На фиг.1 приведена электрическая функциональная схема устройства; на фиг.2 - временные диаграммы, поясняющие его работу; на фиг.З - пример выполнения управляемого генератора импульсов.

Формирователь импульсной последовательности содержит три формирователя импульсов 1, 2, 3, два триггера 4, 5 управляемый генератор импульсов 6,два счетчика импульсов 7, 8, цифровой делитель 9, два регистра памяти 1, 11, цифровой компаратор 12, входную шину 13, шину кода скважности 14 и выходную шину 15. С-вход первого триггера 4 соединен со входной шиной 13 и со входом первого формирователя импульсов 1, выход которого соединен с установочными входами первого и второго счетчиков импульсов 7 и 8, со входом записи первого регистра памяти 10 и с S-входом второго триггера 5, R-вход которого соединен с выходом второго формирователя импульсов 2, выход - с выходной шиной 15 и с первым управляющим входом управляемого генератора импульсов 6, второй управляющий вход которого соединен с выходом первого триггера 4 и через третий формирователь импульсов 3 соединен с управляющим входом цифрового делителя 9, первый выход - со счетным входом первого счетчика импульсов 7, второй вход - со счетным входом второго счетчика импульсов 8, выходы которого соединены с первыми информационными входами цифрового делителя 9, вторые информационные входы которого соединены с шиной кода скважности 14, выход соединен со входом записи второго регистра памяти 11, информационные выходы - с информационными входами второго регистра памяти 11, выходы которого соединены с первыми информационными входами цифрового компаратора 12, вторые информационные входы которого соединены с выходами первого счетчика импульсов 7, выход - со входом второго формирователя импульсов.

Устройство работает следующим образом.

На шину кода скважности 14 приходит код скважности, который поступает на вторые информационные входы цифрового делителя 9. Входной импульсный сигнал,

частота которого изменяется в заданных пределах, поступает с входа устройства на формирователь 1 (фиг.2) и счетный BXO.D триггера 11. Сигналом с формирователя 1 устанавливается триггер 2, осуществляется сброс счетчиков 7 и 8, а также осуществляется запись кода в регистр памяти 10 из регистра памяти 11. Триггер 2 после установки начинает формирование дли

тельности выходного сигнала, а также управляет по первому входу генератором 6, который с первого выхода посылает счетные импульсы на счетный вход счетчика импульсов 7.

5 Триггер 4 путем деления частоты входных сигналов на два формирует длительность их периода. На время действия сигнала периода триггером 4 по второму входу управляется генератор 6, который по0 дает с второго выхода счетные импульсы на счетный вход счетчика периода 8. Счетчик 8 совместно с генератором 6 и триггером 4 преобразуют длительность периода входного сигнала в код, который поступает на пер5 вые информационные входы цифрового делителя 9 в качестве делимого. По окончании каждого сформированного периода одновременное выключением генератора 6 по второму входу управления срабатывает

0 формирователь 3, который своим сигналом на управляющий вход цифрового делителя 9 посылает команду начало деления. В блоке 9 осуществляется деление кодов, причем в качестве делителя используется код

5 скважности, приходящий на его вторые информационные входы. По окончании процесса деления на информационных выходах блока 9 формируется код длительности выходного сигнала, который записывается в

0 регистр памяти 11 по команде Конец деления. Этот сигнал приходит с выхода блока 9 на вход записи блока 11. Код длительности в блоке 11 обновляется через один период входного сигнала. Перезапись кода дли5 тельности из регистра памяти 11 в регистр памяти 10 осуществляется во время начала каждого импульса на выходе устройства. Время записи этого кода много меньше длительности периода частоты на выходах бло0 ка 6. Код длительности выходного сигнала с регистра памяти 10 подается на первые информационные входы цифрового компаратора 12. На второй информационный вход цифрового компаратора 12 приходит код от

5 счетчика 7, числовое значение которого растет в процессе формирования выходного сигнала. Счетные импульсы от генератора 6 приходят на счетный вход счетчика длительности 7. Как только коды на первых и вторых входах цифрового компаратора 12 становятся равными, блок 12 срабатывает и через формирователь 2 сбрасывает триггер 5. Таким образом на выходе триггера 5 формируется длительность выходного сигнала. Нулевое состояние триггера 5 сохраняется до момента прихода следующего импульса на входы формирователя 1 и триггера 4. Формирователь 1 вновь устанавливает триггер 5, а триггер 4 запирает второй выход управляемого генератора 6 по второму входу, Следовательно, на следующем периоде не осуществляется коррекция кода длительности выходного сигнала цифровым делителем 9, а выходной сигнал формируется триггером 5 с длительностью, соответствующей ранее записанному коду в регистр памяти 11.

От следующего входного импульса процесс коррекции кода длительности осуществляется, так как триггер 4 разрешает вновь преобразование длительности периода в код блоками 6 и 8.

При изменении кода скважности, а также при изменении частоты входного сигнала подстройка формы выходного сигнала осуществляется на втором периоде входного сигнала и затем происходит автоподстройка длительности выходного сигнала через один его период.

Формула изобретения

Формирователь импульсной последовательности, содержащий первый триггер, С-вход которого соединен с входной шиной, управляемый генератор импульсов, первый счетчик импульсов, выходную шину, отличающийся тем, что, с целью расширения

0

5

0

0

5

области применения путем обеспечения возможности подстройки скважности выходных импульсов, в него введены три формирователя импульсов, второй счетчик импульсов, цифровой делитель, два регистра памяти, второй триггер, цифровой компаратор и шина кода скважности, причем входная шина через первый формирователь импульсов соединена с установочными входами первого и второго счетчиков импульсов, с входом записи первого регистра памяти и S-входом второго триггера, R-вход которого соединен с выходом второго формирователя импульсов, выход - с выходной шиной и с первым управляющим входом управляемого генератора импульсов, второй управляющий вход которого соединен с выходом первого триггера и через третий формирователь импульсов - с управляющим входом цифрового делителя, первый выход- со счетным входом первого счетчика импульсов, второй выход - со счетным входом второго счетчика импульсов, выходы которого соединены с первыми информационными входами цифрового делителя, вторые информационные входы которого соединены с шиной кода скважности, выход соединен с входом записи второго регистра памяти, информационные выходы - с информационными входами второго регистра памяти, выходы которого соединены с информационными входами первого регистра памяти, выходы которого соединены с первыми информационными входами цифрового компаратора, вторые информационные входы которого соединены с выходами первого счетчика импульсов, выход - с входом второго формирователя импульсов.

(pue.Z

Формирователь импульсной последовательности содержит 3 формирователя импульсов (1, 2, 3), 2 регистра (4, 5) 1 управляемый генератор импульсов (6), 2 счетчика импульсов (7,8), 1 цифровой делитель (9), 2 регистра памяти (10,11), 1 цифровой компаратор (12), 1 выходную шину 10, 1 шину кода скважности (14), 1 выходную шину 15. 3 ил.