Устройство для преобразования массивов двоичных чисел в интервале значений [2 @ , 2 @ -1] Советский патент 1993 года по МПК H03M7/12 

А 0 и счетчик 1 сигналом со 2-го выхода А О, КА 2 блока сравнения 4 сразу переводится на число 5 (или 7). В блоке памяти 2 происходит стирание чисел, кратных 5 и 7.

В результате выполнен второй такт работы устройства, т.е. по исходному массиву полного множества простых чисел в интервале значений 2П, 2 + 1 - 1 осуществлено его преобразование в аналогичный массив в интервале значений 2П , 2П h 2, т.е. по исходному множеству 5, 7 (в интервале значений 22, 22 1 - осуществлено его преобразование в множество 11, 13 (в интервале значений 2 ч . 2 1) при этом в процессе работы устройства во время первого и второго тактов работы числа, не являющиеся простыми в интервале значений 8, 15, т.е. 8, 9. 10, 12. 14. 15, стерты (обнулены) в блоке памяти 2.

Далее процесс работы устройства продолжается аналогично первым двум тактам, но при п 3, п 4, т.д. соответственно при других (больших) значениях чисел А. При А 2 процесс работы устройства заканчивается сигналом с 3-го выхода А 2т , блока сравнения 4 (при этом обнуляется входной счетчик 1 и блок синхронизации 14).

При зтом в блоке памяти 2 сформировано полное множество простых чисел в за данном интервале значений от 0 до 2т.

Формула изобретения

Устройство для преобразования массивов двоичных чисел в интервале значений 2°, 2П + 1 -1, содержащее регистр эргумен- та, выходной регистр, блок памяти, вспомогательный регистр, сумматор и блок синхронизации, отличающееся тем, что, с целью расширения класса решаемых задач путем преобразования массивов дво- ичных чисел в интервале значений 2n + 1, 2П + 2 - 1. в него введены счетчик, первая и вторая группы элементов ИЛИ, с первой по

-

3540

10

15

20

25

30

четвертую группы элементов И и схема сравнения, причем выходы счетчика соединены с информационными входами элементов И первой и второй групп, управляющие входы и выходы элементов И которых подключены к тактовому входу блока синхронизации и первым входам элементов ИЛИ первой и второй групп соответственно, вторые входы элементов ИЛИ которых соединены с выходами элементов ИЛИ соответственно третьей и четвертой групп, а выходы - соответственно с адресным и информационным входами блока памяти, вход записи которого объединен с вторыми входами элементов И третьей и четвертой групп и подключен к выходу А КА 2т схемы сравнения (где А 2 - выходное число блока памяти, К 1, 2, З...пл -степень числа), выход К А 2т.(или А 0). которой соединен с входами установки нуля сумматора, выходного регистра, входом чтения блока памяти, счетным входом счетчика и входом останова блока синхронизации, тактовый вход которого объединен с входом начальной установки счетчика и подключен к выходу А 2т - 1 схемы сравнения, первый вход которой объединен с информационным входом сумматора и подключен к выходу выходного регистра, выход сумматора соединен с вторыми входами элементов И третьей группы и с вторым входом схемы сравнения, третий вход которой подключен к выходу регистра аргумента, вход которого подключен к входу запуска блока синхронизации и информационному входу устройства, выход регистра соединен с вторыми входами элементов И четвертой группы, тактовый выход блока синхронизации подключен к входам синхронизации счетчика, блока памяти, сумматора и выходного регистра, выход блока памяти соединен с входом выходного регистра, выход которого является выходом устройства.