Устройство для отображения информации на матричном индикаторе Советский патент 1993 года по МПК G09G3/28 

00

со ел ел ел ел

ю

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах отображения информации группового, коллективного и индивидуального пользования,

Цель изобретения - повышение качества отображения за счет обеспечения модуляций яркости при невысоких аппаратных затратах.

Введение режима управления широтно- импульсной модуляцией устройства достигается за счет одновибратора, схемы прерывания и режима работы таймера в блоке формирования сигналов записи регистров индикации, что позволяет обеспечивать модуляцию яркости программным способом и приводит к меньшим аппаратным затратам.

На фиг. 1 приведена структурная схема предлагаемого устройства; на.фи г.2 - функциональная схема блока формирования сигналов записи/чтения; на фиг.3 - эпюры работы блока формирования сигналов записи/чтения; на фиг.4 - функциональная схема регистра индикации.

Устройство для отображения информации на матричном индикаторе, представленное на фиг.1, содержит шину 1 внешних сигналов, входной буфер 2, первый 3 и второй 4 блоки памяти, дешифратор 5 записи, генератор тактовых импульсов б, блок управления 7, схему 8 прерываний, блок .9 селекции обращений, блок 10 формирования сигналов записи/чтения, одновибратор 11, триггер 12 цикла индикации, буферный регистр 13, четыре узла индикации 14-17, каждый из которых содержит дешифратор 18 обращений, блок развертки 19, первую группу ключей 20, регистр индикации 21, вторую группу ключей 22, газоразрядный матричный индикатор 23.

Блок формирования сигналов записи 10, представленный на фиг.2, содержит генератор тактовых импульсов 24, программируемый таймер 25, одновибратор 11, триггер 12 цикла индикации, блок постоянной памяти 26, реализующий функции дешифрации.

На фиг.З показаны диаграммы 27-29 сигналов с выходов программируемого таймера 25, диаграммы 30 и 31 - сигналов с выходов одновибратора 11 и триггера 12 цикла индикации соответственно и диаграммы 32-35 сигналов с выходов дешифратора 26.

На фиг.4 приведен пример выполнения дешифратора 13 обращений, который управляет блоком регистров индикации 21, содержащим четыре укрупненных блока, включающий 8 себя регистры ийдикации

36i-36e, 371-378, 38i-38e, соответственно.

Быстродействие выбранного типа процессора (в данном случае КИ1810ВМ86), 5 входящего в блок 7 управления, позволяет осуществлять развертку и вывод данных на информационное поле 128 х 128 элементов отображения, т.е. на 4 узла индикации. На фиг.5 представлен пример выполнения схемы прерываний 8. Она состоит из RS-триггера 40 и формирователя вектора прерываний, выполненного на усилителе- формирователе 41.

На фиг.6 дано распределение адресно5 го пространства ОЗУЗ 4.

Устройство работает следующим образом.

С шины 1 внешних сигналов через входной буфер 2 сигналы адресов, данных, уп0 равления поступают в блоки памяти 3 и 4, при этом данные записываются или в блок 3, или в блок 4 в зависимости от того, с каким блоком памяти работает блок управления 7. Если блок управления 7 обращается к блоку

5 3, то данные от внешнего устройства записываются в блок памяти.

Переключение блока памяти 4 происходит при обращении к нему блока 7, другой блок памяти 3 при этом автоматически пере0 ключается на работу с внешним устройством. Введение входного буфера 2 и двух блоков памяти 3 и 4 позволило вести прием данных от внешнего устройства в режиме прямого доступа к памяти, увеличить скоро5 сть ввода информации. При этом разгружается блок управления 7 для выполнения операций развертки знака по его ходу, записи информации в регистр индикации 21 для отображения информации на индикаторе

0 23. Это обеспечивает устойчивое изображение, т.к. при развертке изображения на индикаторе 23 выводится подготовленная информация очередной страницы блоков памяти 3 или 4. Развертка изображения по

5 его кодам происходит одновременно с процессом ввода информации,

Операции чтения и записи блоком 7 осуществляются согласно типовым режимам работы выбранного типа процессора

0 (КМ18010ВМ86). Процедуры обмена между процессором и ПЗУ, входящими в блок 7, подключение ПЗУ к процессору, а также операции обмена данными между другими блоками устройства и блоком управления

5 являются типовыми для выбранного типа процессора.

Блок 9 селекции обращений осуществляет дешифрацию адреса обращения, обеспечивая совмещение процесса ввода данных в блок памяти и развертки изображения. На вход блока 9 поступают сигналы с шин адреса и управления, а выходы связаны с входами разрешения блоков памяти 3 и 4, буферного регистра 13, узлов индикации 14-17, блока формирования сигналов записи/чтения 10, а также с входом готовности генератора 6 и выходом строба приема шины 1 внешних сигналов. При каждом обращении блока 7 к одному из блоков памяти 3(4) блок 9 формирует сигнал Готовность, который является стробом приема для внешнего устройства и одновременно переводит входной буфер 2 в высокоимпе- дансное состояние. Как только цикл обращения блока управления 7 к блоку памяти 3 или 4 закончен, текущий блок памяти работает на запись информации через входной буфер 2 от внешнего устройства в режиме прямого доступа.

При развертке изображения блок 7 считывает i код знака из области кодов текущего блока памяти 3 и 4, затем, используя содержимое знакового ПЗУ, входящего в состав блока 7, формирует данные, соответствующие состоянию элементов отображения матричного индикатора, и записывает их в область индикации текущего блока памяти 3(4) (фиг.6). Затем информация из этой второй области блока памяти 3(4) построчно выводится на матричный индикатор 23 следующим образом.

Счетный импульс, поступающий с выхода одновибратора 11 на синхровход схемы прерываний 8 (фиг.5), устанавливает триггер прерываний, входящий в состав схемы 8, в состояние Q 1 и инициирует сигнал прерывания INT, который поступаете выхода схемы 8 на соответствующий вход блока 7 управления. Ответный сигнал подтверждения прерывания INTA от блока 7 разрешает прохождение вектора прерывания от схемы 8 на шину данных и устанавливает триггер прерываний схемы 8 в состояние 0 0.

Обработка прерывания блоком 7 управления заключается в построчном выводе информации из области индикации (фиг.6) блока памяти 3(4) на матричный индикатор через буферный регистр 13 и блоки 21 узлов индикации 14-17 следующим образом. Для осуществления процесса записи данных (см. фиг.4) дешифратор 18 обращений блока . 21, управляемый разрешающим сигналом от блока 9 селекции обращений, анализирует сигналы адреса записи А3п1, А3п2 от блока 10, а также сигналы Зп-1-Зп2 управления записью регистров индикации от дешифратора 5 записи, полученные в результата декодирования дешифратором 5

адреса записи с шины адреса, который поступает на его вход. Под управлением сигналов с выхода дешифратора 18 происходит занесение информации из буферного регистра 13 в регистр индикации 21 (регистры 36i-39s) каждого узла индикации 14-17. Эти данные проходит через вторую группу ключей 22 и индицируются в соответствующей строке информационного поля матричного

индикатора 23. Выбором соответствующей строки индикатора управляет блок развертки 19 через первую группу ключей 20. На счетный вход блока развертки 19 поступает сигнал СЧЕТ с выхода одновибратора 11.

Для обеспечения модуляций яркости в данном устройстве используется широтно- импульсная модуляция (ШИМ). Чтобы получить четыре уровня градации яркости, длительность индикации каждой строки

матричного индикатора 23 делится на три интервала. Индикация в течение трех интервалов соответствует максимальному уровню яркости, минимальный уровень - отсутствие индикации. Длительность интервалов может быть неодинакова, она задается программно при начальной установке программируемого таймера 25 блока 10 (см. фиг.2). В блоках 21 каждого узла индикации 14-17 регистры индикации 36i-36s, 37i-37s,

38i-38e, организованы соответственно в четыре ряда, как это показано на фиг.4. Каждый ряд регистров хранит информацию о состоянии элементов отображения одной строки информационного поля индикатера 23 в течение одного интервала индикации.

Наличие четырех рядов регистров при разбиении длительности индикации одной строки индикатора на три яркостных интервала позволяет совместить во времени процедуры записи данных в регистры 36i-39s и вывода их на матричный индикатор 23.

Сигналы 27 и 28 (см. фиг.З) с выхода программируемого таймера 25 (см. фиг.2) поступают на одни входы блока памяти 26, а сигнал 29 - на запускающий вход одновибратора 11, причем длительности сигналов 27-29 с выходов таймера 25 определяют длительности интервалов индикации. Одно- вибратор 11 вырабатывает счетный импульс 30 для блока развертки 19 узлов индикации 14-17 и схемы прерываний 8 и управляет триггером 12 цикла индикации, выход кото- рого связан с одним из входов блока посто- янной памяти 26 блока 10, вырабатывающего управляющие сигналы чтения ЧТ1-ЧТ4 регистров индикации (эпюры 32-35 на фиг.З) и адрес записи АЗп регистрое индикации 36i-39e. Сигналы разрешения чтения ЧТ1-ЧТ4 от блока памяти 26 блока 10 через дешифратор обращений 18 управляют передачей 64-битного слова с выходов одного из четырех рядов 36-39 ре- систров индикации 21 на вторую группу ключей 22 и далее на столбцы индикатора 23. Перечисленные сигналы управления чтением и записью регистров 36i-39e вырабатываются блоком 10 таким образом, что передача 64 бит данных с выходов регистров одного из рядов 36-39 блока 21 на индикатор 23 в текущем интервале индикации происходит одновременно с последовательной записью информации по 16 бит в регистры того ряда, содержимое которого было выведено на индикатор 23 в предыдущем интервале индикации.

Таким образом, достигаются наиболее оптимальные условия обмена данными между блоками памяти 3 и 4, блоком 7, блоком 10 и блоком регистров индикации 21, что позволяет расширить функциональные возможности устройства за счет обеспече- ния модуляций яркости элементов отображения матричного индикатора 23 при невысоких аппаратных затратах.

Формула изобретения Устройство по авт. св. № 1783573, отличающееся тем, что, с целью повышения качества отображения за счет модуляции яркости, блок формирования сигналов запи- . си содержит генератор тактовых импульсов, таймер, одновибратор, триггер, блок постоянной памяти, выходы которого являются соответственно первым и вторым выходами блока, первый адресный вход является первым адресным входом блока, а второй адресный вход подключен к первому выходу таймера, второй выход которого подключен к входу одновибратора, выход которого соединен с управляющим входом таймера, тактовым входом триггера и является трещим выходом блока, прямой выход триггера подключен к третьему адресному входу блока постоянной памяти, а инверсный выход- к информационному входу триггера, информационный вход таймера является информационным входом блока, входы управления записью и чтением таймера являются первым и вторым управляющими входами блока, вход выборки таймера является третьим управляющим входом блока, адресный вход таймера является вторым адресным входом блока.

Использование: вычислительная техника, система сбора и отображения информации. Сущность изобретения: устройство содержит два блока оперативной памяти (3 и 4), блок управления (7), два генератора тактовых импульсов (6 и 24), блок формирования сигналов записи (10), таймер (25). од- новибратор (11), дешифратор записи (5), буферный регистр (13), блок селекции обращений (9), схему прерываний (8), триггер

сшины

данных

От &юка 3

шины гк.

робпе-1

ния L

.ШиНЫ ti.

адреса

Do

р CS

ш to

4

ев №

С1

& С2

№

ал

0

/

с ta(/f/& Qd/геса

o0ao6ti6paTi тр. цикла и и.

С Л

11

Т

Л

фиг. 2

26 ROM

гЛ на А #6л2 f шифра v 5

VrЈ- уйм...

Чг2

Уг-3 на реt/rj/ ыетры

..з%

MH.J

Л

на сче/г ихи {9 Wft.../

,

иЈ VC/(UP(/ й$ v nmsfi ик

/ЧГ

f/ two oabafjffi

Ј ёПф JMI

9999C81

iЈ.,.Ј.

4024

MS iOffO

20W 20t

к шине

г дамь/х

ff/ro#a

Фа 8.5

ftfctffj.- fafata

0&fQ& 96 03У

Яелоб

f

Яелоб

Каир: 0& UHffc/A-Qtfc/г/

. /м06 ,