Устройство для управления считыванием и вводом информации Советский патент 1992 года по МПК G06K11/00 G06F3/00 

Изобретение относится к области автоматики, в частности к устройству для считы- вания данных из ЭВМ и ввода их в контроллер.

Цель изобретения состоит в повышении быстродействия устройства

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - пример конкретного конструктивного выполнения контроллера; на фиг. 3 - признаки конструктивного выполнения блока видеопамяти и блока сдвиговых регистров; на фиг. 4 - пример конструктивного выполнения ЭВМ.

Устройство (фиг, 1) содержит первый 1 и второй 2 триггеры, первый блок 3 памяти, шины данных 4, шины адреса 5, первый 6, второй 7 и третий 8 счетчики, второй 9 блок памяти, выполненный в виде ПЗУ, компаратор 10, коммутатор 11, инвертор 12, генератор 13 импульсов, первый 14, второй 15 и третий 16 элементы И, первый 17 и второй 18 элементы ИЛИ ЭВМ 19, контроллер 20 и элемент 21 задержки.

Контроллер (фиг. 2) содержит блок 22 видеопамяти, блок 23 сдвиговых регистров, видеогенератор 24, содержащий, например,

генератор 25 импульсов, счетчик 26 элементов отображения по строке, счетчик 27 строк, ПЗУ 28 и формирователь 29 видеосигнала, коммутаторы 30.,.33, три регистра 34...36, дешифратор 37, преобразователь 38 кодов и элементы И 39,..45.

Блок видеопамяти (фиг. 3) содержит четыре видеоОЗУ. каждое из которых выполнено на 4 матричных накопителях 46-49 В видеоОЗУ 46-48 хранится информация о составе PGB - сигнала, а в видеоОЗУ 49 - о его интенсивности. Одноименные адресные входы и входы чтения-записи всех матричных накопителей объединены между собой и подключены к-соответствующим входам блока.

Блок 23 состоит из 4 сдвиговых регистров 50-53 по числу битов информационного кода. Их входы подключены к выходам соответствующих видеоОЗУ, а выходы - к информационным выходам контроллера.

ЭВМ (фиг. 4) содержит микропроцессор 54, ОЗУ 55, дешифратор 56 кода адреса, контроллер 57 прерываний, одноразрядный буфер 58 и элемент ИЛИ 59. причем микропроцессор в упрощенном виде содержит

(Л

С

х|

01

00

о

арифметическо-логическое устройство 60, аккумулятор 61, устройство управления (УУ) 62, дешифратор 63 кода операций, регистр 64 команд, регистры 65 общего назначения, регистр 66 адреса, буфер 67 данных и внутреннюю шину 68 данных. Выход одноразрядного буфера 50 подключен к младшему разряду шины данных 4,

Дешифратор 56 предназначен для формирования команд обращения ЭВМ к устройствам внешней памяти, к которым в данном случае относятся ОЗУ 55, блок 2 буферной памяти и одноразрядный буфер 58. На его входы подключены старшие разряды шины 5 адреса,

Устройство работает следующим образом,

В исходном состоянии блок 3 содержит произвольную информацию, счетчики 7, 8 обнулены, прямой и инверсный выходы триггеров 1, 2 имеют сигналы низкого уровня, элемент И 14 закрыт, а коммутатор 11 установлен в положение 1, в котором выход компаратора 10 оказывается соединенным с.синхронизирующим входом триггера 1. На выходах счетчика 6 установлен нулевой адрес, по которому микропрограмма, загруженная в блок 9, предусматривает формирование сигналов, низкого уровня (логических нулей) на одних выходах и высокого уровня - на других выходах. Сигналы высокого уровня сформированы также на выходах переполнения счетчиков 7, 8, инверсных выходах элементов И 15,16 и выходе обращения к внешней памяти ЭВМ 19.

В контроллере 20 электрические сигналы на управляющих входах коммутаторов 31-33 отсутствуют и они соединяют входы регистров 34-36 с шиной данных 4. Эти регистры содержат произвольную информацию. На управляющий вход коммутатора 30 поступает сигнал высокого уровня и через его элементы к адресным входам блока 22 подключены выходы регистров 34, 35. На выходах дешифратора 37 и выходе ПЗУ 28 установлены сигналы высокого уровня, которые через элементы И 42 ... 45 транслируются на входы выбора кристаллов блока 22. Сигналы высокого уровня установлены также на входах управления чтения и разрешения параллельной записи сдвиговых регистров 23.

В ОЗУ 55 загружена программа вывода на экран дисплея новой графической информации и совокупность констант, определяющих цвет элементов отображения, коды координат и т.п. Одноразрядный буфер 58 закрыт.

В ячейки памяти блока 22 записана какая-либо графическая и алфавитно-цифровая информация, Вывод ее на экран дисплея осуществляется через сдвиговые регистры 50-53, содержимое которых обновляется через каждые 8 периодов опорной частоты,

вырабатываемой генератором 25. ПЗУ 28 запрограммирован таким образом, что на одних его выходах электрические сигналы низкого уровня (О) возбуждаются соответственно в начале первого, второго и шестого

0 периодов, а на выходе других - в середине всех четных периодов. Сигнал с выхода ПЗУ поступает в два адреса: на управляющий вход коммутатора 30 и вторые входы элементов И 42-45. По этой команде коммута5 тор 30 подсоединяет выходы счетчиков 26, 27 к адресным входам блока 22, а элементы И 42-45 закрываются, устанавливая сигналы низкого уровня на входах всех матричных накопителей 46-49. Вследствие этого

0 на их выходы считывается информация о цвете и яркости 4 соседних элементов отображения, имеющих общий код текущего адреса. Импульсный сигнал, возбуждаемый на втором выходе ПЗУ 28, поступает на вхо5 ды разрешения параллельной записи всех сдвиговых регистров 50-53 и подготавливает их к приему информации, выделенной блоком 22, Считывание ее в регистры 50-53 производится по заднему фронту первого

0 же импульса, поступившего в схему с третьего выхода ПЗУ 28. Одновременно часть этой информации, которая считана из накопителей 46-0, 47-0, 48-0 и 49-0, выводится на выходы устройства.

5 По окончании второго периода командные сигналы на первом и втором выходах ПЗУ 28 снимаются, коммутатор 30 возвращается в исходное состояние, а на входах блоков 22, 23 вновь устанавливаются сигна0 лы высокого уровня. В последующие моменты времени на выходы устройства считываются данные о составе PGB - сигнала и его яркости для трех следующих элементов отображения, которые переписаны

5 в регистры 50-53 соответственно из накопителей 46-1 - 49-1,46-2 - 49-2 и 46-3 - 49-3. Далее цикл вывода информации из блока видеопамяти повторяется.

Формирование кодов адреса счетчика0 ми 26, 27 организовано применительно к прогрессивной развертке луча электроннолучевой трубки дисплея. В начале первой (верхней) строки оба счетчика находятся в исходном состоянии и на их информацион5 ных выходах установлен нулевой код. В сдвиговые регистры 50-53 считываются данные, относящиеся к первым четырем элементам отображения этой строки. В дальнейшем код адреса увеличивается на 1 через каждые 8 импульсов опорной частоты и соответственно этому производится обновление информауции в сдвиговых регистрах блока 23.

Активная часть строки завершается формированием на выходах устройства информации, относящейся к ее последнему элементу отображения, после чего возбуждение управляющих сигналов на выходах ПЗУ 28 прекращается, а формирователь 29 организует для ЭЛТ строчный синхроимпульс и соответственно гасящий импульс напряжения на время обратного хода луча. Последний снимается по окончании полного периода строки практически одновременно с формированием 1 на шестом выходе ПЗУ 28. По этой команде счетчик 26 элементов отображения возвращается в исходное состояние, обеспечивая безусловный переход на нулевой адрес микропрограммы ПЗУ 28, а в счетчик 27 числа строк записывается первая 1. Затем начинается цикл вывода из блока 22 графической информации для элементов отображения второй строки, который заканчивается повторным включением в работу формирователя 29 и увеличением на 1 содержимого счетчика 27. Вывод информации для элементов отображения третьей и последующих строк осуществляется аналогичным образом,

По завершении вывода на экран всего информационного кадра формирователь 29 организует кадровый синхроимпульс и гасящий импульс напряжения на время обратного вертикального хода луча. Этот режим работы видеогенератора 24 заканчивается формированием на третьем выходе блока 29 электрического сигнала, соответствующего 1, по которому производится обнуление счетчика 27 и полный переход на нулевой адрес микропрограммы блока 29, После этого видеогенератор 24 начинает формирование следующего информационного кадра.

Вывод на экран дисплея новой графической информации осуществляется посредством модификации содержимого соответствующих ячеек видеопамяти блока 22.

Вывод из ЭВМ 19 информационного кода сопровождается формированием на ее третьем выходе сигнала активно низкого уровня, который поступает в три адреса: на вход разрешения записи блока 3, суммирующий вход счетчика 7 импульсов и вход обнуления триггера 1. По этим командам указанная информация вводится в блок 3, причем адреса ячеек памяти, в которые она записывается, устанавливаются счетчиком 7, переключаемым по задным фронтам сигналов с третьего выхода ЭВМ, Триггер 1 предназначен для задействования в работу

счетчика б, который совместно с ПЗУ 9 организует пересылку информации из блока 3 в контроллер 20, осуществляемую в такой последовательности. После обнуления триггера 5 1 на его инверсном выходе устанавливается сигнал высокого уровня (Г), который открывает элемент И 14. подключая суммирующий вход счетчика 6 и младший разряд ПЗУ 9 к выходу генератора синхроимпульсов 13

0 Счетчик 6 начинает считывать содержимое ПЗУ 9, рассчитанное на формирование семи управляющих воздействий. Первая команда в виде 1, возбуждаемая в первый момент времени через элементы ИЛИ 17, 18 поступает

5 на второй и третий входы элемента И 14 и исключает его закрытие до окончания пересылки в контроллер 20 данного информационного кадра, Через интервал времени равный одному полупериоду частоты на

0 втором выходе ПЗУ 9 устанавливается сигнал низкого уровня, транслируемый на вход разрешения считывания блока 3 и суммирующий вход счетчика 8. По этой команде содержимое ячеек памяти блока 3, выбранных

5 счетчиком 8, выводится на выходные шины и далее на информационные входы контроллера 20 В контроллере 20 первым задейст- вуется в работу преобразователь 38, поступающий на его вход код управления

0 раскладывается в векторную команду, по которой коммутатор 32 подсоединяет регистр 35 к младшим разрядам шины адреса и подготавливаются к открытию элементы И 39, 40. Запись информации в регистры 34,

5 35 в данном случае кодов координат осуществляется единичным сигналом, возбуждаемым на третьем выходе ПЗУ 9 в третий момент времени, причем последний сдвинут относительно переднего фронта сигнала

0 на время, несколько превышающее суммарную задержку срабатывания схемных элементов 2 38 и 31 ... 33. В четвертый момент времени сигнал обращения к регистровой памяти контроллера 20 снимается, а на вто5 ром выходе ПЗУ 9 восстанавливается сигнал высокого уровня, по которому содержимое счетчика 8 увеличивается на 1.

Две следующие команды, формируемые

0 на четвертом и пятом выходах ПЗУ 9, предназначены для записи содержимого регистра 36 в видеопамять блока 22, а именно команда с четвертого выхода поступает на управляющий вход дешифратора 37, вслед5 ствие чего на одном из его выходов, определяемом содержанием младших разрядов кода координаты, устанавливается сигнал низкого уровня; последний адресуется на первый вход соответствующего элемента И 42 ... 45 и закрывает его, передавая сигнал

изкого уровня на один из входов выбора кристалла блока 22; команда, формируемая на пятом выходе ПЗУ 9, поступает на вход лока 22 и является сигналом для записи в. накопители 46-1 -49-1 информации, хранящейся в регистре 36, причем адрес битов, в которые она заносится, определяется кодом координат X, Y,

Импульсный сигнал, возбуждаемый на последнем выходе ПЗУ 9, является командой окончания пересылки информационного кадра в блок 22 видеопамяти. Он возвращает в исходное положение счетчик б импульсов и обеспечивает полный переход на нулевой адрес микропрограммы ПЗУ 9.

Как правило новая информация поступает в блок 3 неравномерно, интенсивное считывание ее с выходов ЭВМ 19 сменяется паузами разной длительности, в течение которых микропроцессор 54 выполняет различные вычислительные процедуры, Эти паузы используются для полной либо частичной разгрузки буферной памяти от поступивших для этого информационных кадров, причем полная разгрузка фиксируется компаратором 10 по совпадению адресных кодов. Формируемый на его выходе сигнал в виде 1 через коммутатор 11 адресуется на синхронизирующий вход триггера 1 и устанавливает его в единичное состояние. Напряжение с инверсного выхода этого риггера снимается, подготавливая к закрытию элементы ИЛИ, И 17 и 14. Последние выключаются, останавливая счетчик 6, по окончании начатой пересылки информационного кадра,

Если новая информация, вводимая в буферную память бпока 3, не успевает считываться о контроллер 20, то возможно полное заполнение блока 3 новыми данными с последующими включениями ЭВМ 19 в режим прерывания рабочей программы. Заполнение буферной памяти блока 3 становится возможным после очередного обнуления счетчика 7, когда его содержимое сбрасывается до нуля, а затем начинает приближаться по величине к содержимому счетчика 8. При этом одновременно с переключением счетчика 7 импульсным сигналом активно низкого уровня, возбуждаемым на его выходе переполнения, триггер 2 устанавливается в единичное состояние, а коммутатор 11 переводится во второе положение.

При заполнении буферной памяти сигнал с выхода компаратора 10 адресуется в контроллер 57 ЭВМ 19, задействуя ее в режим прерывания. При этом микропроцессор 54 останавливает программу вывода на экран дисплея новой графической информации и начинает циклический опрос одноразрядного буфера 58, в который введен единичный сигнал; в режиме обработки прерывания ЭВМ 19 находится до тех пор,

пока не сводится хотя бы одна ячейка памяти блока 3 и не будет снят сигнал с выхода компаратора 10, а соответственно и с буфера 58; после выключения компаратора 10 микропроцессор 54 продолжает выполнение программы с той команды, перед которой пришло прерывание.

По заполнении счетчика 8 производится его обнуление и возврат в исходное состояние триггера 2 с коммутатором 11, Выход

блока 10 вновь подключается к синхронизирующему входу триггера 1,

Формула изобретения Устройство для управления считыванием и вводом информации, содержащее первый блок памяти, первый и второй информационные входы которого являются информационными входами устройства, а выходы - первым и вторым выходами устройства, первый элемент И, один вход которого соединен с генератором импульсов, а выход подключен к счетному входу первого счетчика, выходы которого соединены с одними адресными входами второго блока памяти, второй счетчик, выход которого подключен к одному информационному входу компаратора, первь й и второй триггеры, первый и второй элементы ИЛИ и элемент задержки, отличающееся тем, что, с

целью повышения быстродействия устройства, оно содержит третий счетчик, счетный вход которого соединен с вторым выходом второго блока памяти, а выход подключен к другому информационному входу компаратора, первый выход второго блока памяти соединен с одним входом первого элемента ИЛИ, другой вход которого подключен к инверсному выходу первого триггера, а выход соединен с вторым входом первого элемента И, третий вход которого подключен к выходу второго элемента ИЛИ, один вход которого соединен с первым выходом второго блока памяти, а другой является первым тактирующим входом устройства,

коммутатор, информационный вход которого соединен с выходом компаратора, управляющий вход подключен к выходу второго триггера, а первый выход соединен с синхронизирующим входом первого триггера,

установочный вход которого является первым синхронизирующим входом устройства, второй элемент И, один вход которого соединен с шестым выходом второго блока памяти, другой подключен к выходу элемента задержки, вход которого является вторым

тактирующим входом устройства, инвертор, вход которого соединен с выходом переполнения второго счетчика, а выход подключен к синхронизирующему входу второго триггера, установочный вход которого соединен с выходом переполнения третьего счетчика, и третий элеменгИ, входы которого подключены к седьмому выходу второго блока памяти и выходу второго элемента И, а выход - к установочному входу первого счетчика, при этом счетный вход второго счетчика соединен с первым синхронизирующим входом устройства, подключенным к первому

0

управляющему входу первого блока памяти, второй управляющий вход которого соединен с вторым выходом второго блока памяти, третий - пятый выходы которого являются третьим - пятым выходами устройства, второй выход коммутатора является седьмым выходом устройства, а выход первого элемента И соединен с соответствующим адресным входом второго блока памяти, при этом входы адресов записи и считывания первого блока памяти подключены к выходам второго и третьего счетчиков соответственно.

Изобретение относится к области автоматики, в частности к устройству для управления считыванием информации из ЭВМ и вводом в контроллер. Цель изобретения состоит в повышении быстродействия устройства. Поставленная цель достигается путем введения третьего счетчика, коммутатора второго и третьего элементов И и инвертора 4 ил

Фиг.1

9Ш911

23

Фиг. з

4кг. 4