ОДНОРАЗРЯДНЫЙ СУММАТОР Советский патент 1970 года по МПК G06F7/50 

Предложение относится к вычислительной технике.

Известен одноразрядный сумматор с тремя входами на ферротранзисторных ячейках, содержащий схему «ИЛИ с запретом, схемы «И и схему «ИЛИ.

Предложенный сумматор отличается тем, что его входные шины подключены ко входам схемы «ИЛИ с запретом и двух схем «И, причем выходы схем «И подключены ко входам схемы «ИЛИ, образующей «а выходе сигнал переноса, а также ко входам запрета схемы «ИЛИ -с запретом -и третьей схемы «И, ВЫХОДЫ которых совместно служат выходом сигнала суммы.

Это позволяет упростить устройство.

Функциональная схема сумматора на три входа изображена на чертеже.

Сумматор содержит логический элемент на ячейках 1 v. 2, реализующий функцию «ИЛИ с запретом ; логические элементы на ячейках 5 и 4 выполняет операцию (Л + В) С-схема «И, ячейках 5 и 5 (выполняет операцию АВ-схема «И2), ячейках 7 и S выходной сигнал соответствует функции (А + В) CAB - схема «Из, ячейке 9, реализующий функцию «ИЛИ.

том и схемы «Из, а перенос Р снимается с ячейки 9. В сумматоре применяется разновременный запрет и используется трехтактная схема тактового питания.

Предложенный одноразрядный сумматор на три входа последовательного действия для суммирования трех одноразрядных двоичных чисе;;, одновременно поступающих .на его входы, построен с учетом преобразований:

S (А+В + С)АВ + (А + В)С +

+ (А + В)САВ1(1)

(2)

Р ЛВ4- (Л + В)С.

Входная информация трех слагаемых, поступающая на входы Л, S и С, записывает единицу в ячейки 1, 3-6, т. е. оказывается «а входах схем «ИЛИ с запрето.м и «И: и «Иа. Однако выходной сигнал этих схем, появляющийся в такте считывания, зависит от сочетания входных сигналов Л, 5 и С.

При наличии единицы только на одном из входов сумматора А, В или С имеется выходной сигнал схемы «ИЛИ с запретом в соответствии с первым слагаемым ()ЛS+(Л+S)C выражения (1), являющийся сигналом суммы S.

В имеется выходиой сигнал соответственно схем «HI или «Из, который запрещает схему «ИЛИ с запретом, через схему «ИЛИ поступает на выход Р и в соответствии с выражением (2) является сигналом переноса Р. Если единица оказывается на всех трех входах А, В я С, выходные сигналы схем «И и «Ио запрещают схему «ИЛИ с запретом и записывают единицу в схему «Из, а через схему «ИЛИ в соответствии с выражением (2) образуют выход переноса Р. Выходной сигнал схемы «Ид в соответствии со вторым слагаемым (А-}-В) CAB выражения (1) образует сигнал суммы 5.

Предмет изобретения

Одноразрядный сумматор с тремя входами на ферротра«зисторных ячейках, содержащий схему «ИЛИ с запретом, схемы «И и схему «ИЛИ, отличающийся тем, что, с целью упрощения, входные шины сумматора подключены ко входам схемы «ИЛИ с запретом и двух схем «И, причем выходы схем «И подключены ко входам схемы «ИЛИ, образующей на выходе сигнал переноса, а также ко входам запрета схемы «ИЛИ с запретом и третьей схемы «И, выходы которых совместно служат выходом сигнала суммы.