УСТРОЙСТВО ДЛЯ ПЕРВИЧНОЙ ОБРАБОТКИ ИНФОРМАЦИИ Советский патент 1973 года по МПК G06F7/06 

1

Предлагаемое устройство относится к специалИзировайным вычислительным устройствам, предназначенным для сбора, накопления и первичной обработки информации, получаемой в виде дискретной случайной последовательности.

Решение ряда задач распознавания образов, идентификации процессов и динамических характеристиК систем требует упорядочения информации в темпе ее поступления и регистрации. Это упорядочение, в частности, может состоять в ранжировании ординат дискретного процесса -в порядке их возрастания или убывания и в подсчете чисел событий, состоящих в появлении ординат регистрируемого процесса по всем установленным ранжированным уровням его динамического диапазона.

Известные устройства, применяемые для сбора и первичной обработки информации, осуществляют сбор и накопление информации без сортировки (ранжировки) ординат регистрируемых процессов.

Предлагаемое устройство предназначено для сбора информации, поступающей в вйде электрического сигнала аналоговой или дискретной (цифровой) формы, преобразования ее в двоичный код, ранжирования в порядке возрастания (убывания) ординат процесса, подсчета и запоминания чисел событий (частостей), состоящих в появлении ранжированных

ординат процесса на всех измеряемых уровнях его динамического диапазона за время регистрации информации, а также отображения информации о вычисленных частотах. Для этого устройство содержит блок счета ранжированных частостей, к пе|рвому входу которого подключен выход формирователя адреса. Второй вход формирователя соединен с первым выходом блока счета ранжированных частостей, второй выход .которого связан с входом блока памяти. Второй выход блока соедииен с вторым входом блока счета ранжированных частостей.

На фиг. i показана блок-схема предлагаемого устройства; на фиг. 2 - одна из возможных схем реализации формирователя адреса; на фиг. 3 - один из возможных вариантов блока счета ранжированных частостей; на

фиг. 4 - блок памяти; на фиг. 5 - один из возможных вариантов схемы регистрирующего блока.

Устройство содержит преобразователь /, формирователь 2 адреса, блок 3 счета ранжированных частостей, блок 4 памяти и регистрирующий блок 5.

Схема реализации формирователя адреса состоит из блока 6 формирователей старщих разрядов, блока 7 формирователей младших

разрядов и вентилей 8 и 9.

В схему блока счета ранжированных частостей входят линия 10 задержки, логическая ячейка «И 11, вентиль 12, схема «ИЛИ 13, генератор 14 импульсов, линия 15 задержки, вентили 16, 17, линии 18, 19, 20 задержки, счетчик 21, логические ячейки «И 22, 23, счетчик 24, схемы «И 25, 26, схема «ИЛИ 27, вентили 28, 29, формирователь 30 разрешения и инвертор 31.

Выходы, блока ранжированных частостей (фиг. 1) подключены соответственно к второму входу формирователя адреса и блоку памяти. Блок памяти представляет собой запоминающее устройство, аналогичное оперативному запоминающему устройству ЦВМ общего назначения.

Блок памяти содержит адресный регистр 32, схему 33 записи, схему 34 чтения, 35 вентили и запоминающее устройство 36, соединенные, например, в соответствии со схемой, представленной на фиг. 4.

Выход блока памяти подключен к второму входу блока счета ранжированных частостей и регистрирующему блоку 5.

Регистрирующий блок включает дешифраторы 37, 38 и регистрирующий блок 39.

В качестве регистрирующего блока 39 может быть использовано любое известное устройство, осуществляющее нанесение информации, например, на бумажную или магнитную ленту.

Ранжирование ординат регистрируемого процесса состоит в том, что динамический диапазон процесса разбивается на 2« интервалов (уровней), а соответствие ординаты измеряемого процесса t-му уровню в каждый из дискретных моментов наблюдений фиксируется путем добавления единицы в ячейку i-ro адреса п-п квадратной матрицы запоминающего устройства блока памяти.

Таким образом, в каждый дискретный момент времени, соответствующий измерению очередной ординаты процесса, в блок памяти заносится единица по адресу, соответствующе.му уровню измеренной ординаты (величине напряжения измеряемого сигнала в момент отсчета).

Работа устройства для первичной обработки информации делится на два этапа: преобразование поступающей информации, ранжировка ординат регистрируемого процесса, подсчет :И накопление в блоке памяти .частостей ранжированных Ординат процесса, считы- . вание накопленной информации и регистрация ее в шиде частостей наблюдения ордицат установленных и ранжированных уровней.

Устройство на первом этане работает следующим образом.

Исследуемый нроцесс, поступающий на вход преобразователя 1 в виде дискретного (IB десятичном или двоичном коде) или непрерывного эл.ектрического сигнала, преобразуется в параллельный двончный код. Полученный на выходе.преобразователя сигнал в внде параллельного Двоичного кода подается на блоки

формирователей. При этом старшие разряды

кода, представляюидие половину разрядной

,сетки преобразователя, поступают в блок 6

формирователей старших разрядов (фиг. 2j,

а младшие разряды- в блок 7 формирователей младших разрядов. Импульсы напряжений с выходов формирователей через вентили S и 5 подаются в адресный регистр 32 (фиг. 4) блока памяти 4.

Запоминающее устройство 36 блока памяти представляет собой квадратную матрицу ячеек памяти размером п-п. Адрес ячейки характеризуется двумя координатами - номером строки i и номером столбца /, на пересечении

которых она находится. При этом в соответствии с состоянием старших разрядов двоичного кода измеренной ординаты процесса, в адресном регистре формируется адрес, определяющий номер столбца / ячейки памяти, а по

состоянию младших разрядов двоичного кода, формируется (координируется) j адрес. Таким образом, верхнему предельному возможному значению шкалы измерений соответствует адрес ячейки (п, п).

Синхронизацию работы всех элементов устройства осуществляет блок 3 счета ранжированных частостей. Частота генератора 14 импульсов, входящего в него, составляет величину, пронорциональную - , где т определяется как время обращения к блоку памяти на первом этапе работы устройства и как время обращения к регистрирующему устройству на втором этапе. Генератор имнульсов имеет,

кроме того, принудительный запуск от устройства регистрации информации и сигналом синхронизации занесения информации в адресный регистр блока памяти. В момент включения генератор импульсов

запускает через вентиль 29 схему гащения адресного регистра и через линию 19 задержки и вентиль 28 синхронизирует занесение информации в адресный регистр блока памяти. После формирования адреса в адресном регистре через схему «ИЛИ происходит запуск схемы 34 чтения блока памяти. Информация, считанная из запоминающего устройства блока памяти (в исходном положении содержимое ячеек памяти составляют нули), поступает .в счетчик 21, где к содержимому ячейки

данного адреса через ве1.1тиль 12 и линию 15

задержки добавляется единица. Кроме того,

по сигналу с выхода вентиля 12 добавляется

единица в счетчик 24, контролирующий колнчество информации, записанной в ячейки памяти запоминающего устройства, а также через линию 18 задержки запускается схема 33 заниси блока памятн. Таким образом, в каждой ячейке памяти,

расположенной в заноминающем устройстве по адресам, соответствующим уровням ординат исследуемого процесса, к моменту окончания регистрации процесса содержится число, соответствующее с точностью до младщего

разряда двоичного кода частости появления

ординат данного уровня на всем интервале регистрации.

Время запаздывания линии 10 задержки выбрано таким образом, чтобы запуск генератора импульсов происходит после записи содержимого счетчика 21 в блок памяти.

Через линию 10 задержки по сигналу с выхода схемы «ИЛИ 13 запускается генератор импульсов на очередной такт занесения информации в блок памяти. В устройстве для первичной обработки информации предусмотрена возможность автоматического прекращения работы в случае переполнения разрядной сетки блока памяти и по окончании установленного интервала наблюдения процесса.

Контроль переполнения контрольной сетки ячеек памяти осуществляется € помощью счетчика 21, в который поступает содержимое ячеек по читаемым адресам запоминающего устройства. В момент переполнения сигнал переполнения через логическую схему «ИЛИ 27 и формирователь 30 разрешения поступает на запирание вентилей 28 и 29, прерывающих синхронизацию занесения информации в адресный регистр и его гантение, а также занрещает работу генератора импульсов.

Количество анализируемой информации или интервал наблюдения процесса контролирует счетчик 24, в который перед началом анализа заносят в двоичном обратном коде установленное заранее количество анализируемых ординат. В момент окончания анализа сигнал переполнения поступает с выхода счетчика на второй вход схемы «ИЛИ 27 и прекращает процесс заполнения ячеек запоминающего-устройства блока памяти. Следовательно, по окончании записи измеренные ординаты исследуемого процесса оказываются ранжированными в бло-ке памяти в порядке их возрастания.

Младшему адресу запоминающего устройства блока памяти соответствует при этом минимальное значение ординат процесса, а содержимое каждой ячейкн памяти характеризует частость появления соответствующего значения ординаты пронесса.

На втором этапе работы устройства осуществляется -считывание накопленной информации из блока памяти и регистрация ее в виде величин наблюдаемых ординат процесса и частостей их появления на интервале наблюдения.

Для выбора участка динамического диапазона исследуемого сигнала необходимо в адресный регистр блока памяти занести адрес соответствующей ячейки.

Регистрация информации может при необходимости производится, начиная с установленного адреса, либо в сторону возрастания адреса ячеек (увеличение ординат процесса), либо в сторону уменьшения адреса (умспьщение ординат процесса).

Для установления объема считываемой информации в счетчике 24 заносится дополнение от необходимого количества считываемых ординат. В этом случае счетчик работает как сумматор, су; 1мирующий содержимое всех ячеек намяти, из которых считывается информация.

Регистрирующее устройство запускается генератором импульсов. При этом первой отображается на носителе орднната процесса, соответствующая началу регистрируемого участка его динамического диапазона, а фиксируется нулевая информация, что является признаком начала регистрации. После

этого регистратор через схему «ИЛИ / запускает генератор импульсов на очередной такт и цикл отображения информации на носителе повторяется, но при этом добавляется чтение информации из ячеек памяти заполгннающего устройства и регистрация лх содержимого.

Сигнал с выхода генератора импульсов на гашение адресного регистра блока памяти, синхронизацию занесения информации в а.т,ресный регистр и на зануск схемы записи блока памяти не постунает, так как вентили 12. 28, 29 заперты сигналами с логических схем «И //, 25, 26 за счет запрещающих сигналов, поступающих от переключения рода работы.

Таким образом, занрен ается добавление единицы в счетчик 21 переполнений и запрещается работа схемы запуска записи блока памяти.

Схема 34 чтения блока памяти запускается

от генератора импульсов. Кроме того, генератором импульсов через вентнль /5ос)ществляется добавление единицы в адресный регистр блока памяти, либо вычитание единицы через вентиль 17. Режим добавления или вычитания единицы из адресного регнстра блока памяти задается переключением разрешающих уровней через логические схемы «И 22 и 23 .

Инфорлтация из блока памяти при чтении

поступает в счетчик 24 количества информации, где суммируется с дополнением необходимого количества считываемых ординат. В момент переполнения по сигналу со счетчнка 24 количества ннформации через схему

«ИЛИ 27 отключается генератор импульсов, и регистрация считываемой информации прекращается.

Предмет изобретения

55

Устройство для первичной обработки информации, содержащее преобразователь, выход которого подключен к первому входу

формирователя адреса, и блок памяти, первый выход которого соединен с входом регистрирующего блока, отличающееся тем, что, с целью расширения области применения устройства, оно содержит блок счета ранжированных

частостей, к первому входу которого нодключен выход формирователя адреса, второй вход которого соединен с первым выходом блока счета ранжироваиных частостей, вто1рой выход

которого подключен к входу блока памяти, второй выход которого соединен с в-торым входом блока счета ранжированных частостей.