Блок регулируемого запаздывания Советский патент 1974 года по МПК G06J3/00 

1

Изобретение относится к автоматике и вычислительной технике и может найти применение для моделирования .регулируемого запаздывания в аналоговых и аналого-цифровых -вычислительных машинах и системах автоматического управления.

Известен блок регулируемого запаздывания (БРЗ), выполненный из магнитных аналоговых элементов памяти, распределителей записи и считывания, дискретизатора, управляемого генератора тактовых импульсов и выходного преобразователя. Время запаздывания регулируется в небольшом выбранном вручную диапазоне управляюшим напряжением, подаваемым на вход генератора тактовых импульсов; при этом период следования тактовых имлулысов изменяется пропорционально амплитуде управляюш,его напряжения. Диапазон изменения времени запаздывания устанавливается 1переклк чателем и кнопкой начальной установки, с помош,ью которых изменяется друг относительно друга положение возбужденных выходов распределителей записи И считывания.

В известнОМ БРЗ время запаздывания регулируется в небольшом выбранном вручную диапазоне. Расширение диапазона регулируемого запаздывания только за счет увеличения девиации частоты следования тактовых импульсов невозможно, поскольку при этом

сужается полоса пропускания устройства, либо повышаются требовамия к быстродействию элементов памяти.

Цель изобретения - расширение диапазона регулирования, а также снижение требований к быстродействию запоминаюш,их элементов и к управляемому генератору тактовых импульсов.

Это достигается тем, что в БРЗ введены последовательно соединенные реверсивный счетчик, цифро-аналотовый .преобразователь, сумматор, выход которого соединен с входами компараторов разных уровней и входом управляемого делителя, выход которого соединен через управляемый генератор тактовых импульсов с одними входами схем «И, соединенных с входами распределителей записи и считывания непосредственно, а с другими ее входами - через линию задержки и триггер, входы которых соединены соответственно с выходами компараторов и входами реверсивного счетчика, выходы которого подключены также к другим входам управляемого делителя; при этом другой вход сумматора соединен с источником управляюш,его сигнала.

На фиг. 1 показана функциональная схема предлагаемого устройства; на фиг .2 - временная диаграмма его работы. Источник 1 входного сигнала соединен с

дискретизатором 2, выход которого соединен

с одним из входов всех блоков 3 записи запоминающих трансформаторов 4. Другие входы блоков 3 записи соединены с соответствующими выходными шинами распределителя 5 записи, входные шины блоков б считывания запоминающих трансформаторов 4 соединены с соответствующими выходными шинами распределителя 7 считывания, а их выходы объединены и соединены со входо м выходного преобразователя 8.

Источник 9 управляющего сигнала соединен с одним из входов сумматора 10, выход которого соединен с входами компараторов уровня на положительную 11 и отрицательную 12 нолярность и Через цифровой управляемый делитель 13 соединен со входом управляемого генератора тактовых импульсов (ГТИ) 14. Утравляющий вход цифрового управляемого делителя 13 присоединен к выходу реверсивного счетчика Г5, соединенному с цифро-аналоговым преобразователем 16, выход которого присоедиен к другому входу сумматора 10. При этом выход управляемого ГТИ 14 соединен через схему «И 17 с .распределителем 5 записи и дискретизатором 2 .и через линию 18 задержки - с единичным входом триггера 19 управления, выход которого присоединен к другому входу схемы «И 17, а нулевой вход - к выходу компаратора 12 уровня на отрицательную полярность, соединенного также с вычитающим входом реверсивного счетчика 15. Кроме того, выход управляемого ГТИ 14 через схему «И 20 соединен с распределителем 7 считывания и че1рез линию 21 задержки-с единичным входом триггера 22 у правления, выход .которого соединен с другим входом схемы «И 20, а нулевой вход триггера 22 управления - с выходом .компаратора 11 уровня на положительную полярность, соединенного также с накапливающим входом реверсивного счетчика 25.

В нроцессе работы БРЗ входной сигнал V(t) поступает на вход дискретизатора 2, который синхронно с импульсами управляемого ГТИ 14, проходящими через схему «И 17, подключает входной сигнал V(t) к блокам 3 записи на время записи информации пгзп в запоминающий трансформатор 4. Очередность подключения записываемого сигнала .к запоминающим трансформаторам задается распределителем 5 записи, а период дискретизации Т - ГТИ 14, который одновременно задает частоту считывания дискретных значений V(ti) через схему «И 20 на распределитель 7 считывания.

В свою очередь, очередность считывания V(ti) задается распределителями 7 считывания, выходные импульсы которых возбуждают блоки 6 считывания соответствующих запоминающих трансформаторов 4; при этом импульсная последовательность V(ti-т) поступает по общей для всех блоков считывания шине на выходной преобразователь 8, который сглаживает импульсную последовательность, восстанавливая непрерывную форму

сигнала 1/(г - т), где т - время запаздывания. Время запаздывания при этом определяется взаимным положением возбужденных шин распределителей записи 5 и считывания 7, а также периодом следования тактовых импульсов управляемого ГТИ 14:

..7(«+1),

где п - число элементов памяти, находящихся между элементами, возбужденными распределителями записи 5 и считывания 7.

Регулировка запаздывания т осуществляется автоматически как изменением величины п, так и периода Т, причем л определяется как

U(t)

где (0 - управцелое от

Af/.,

ляющий сигнал, а

A// (Омакс

-макс - + -1

Переход от Пг/ССяг+1) осуществляется в момент равенства времени запаздывания, получаемого за счет девиации пе|риода от начального значения Го на величину АГп и за счет изменения П{ на единицу, т. е.

т(«,+ 1)(Го + )-(я/ + 2)Г„,

либо 30(« + 2)(Го-ДГ„) («г+1)Г„;

при этом

То

АГ„

л/+ 1

Таким образом, переход от одного дискретного значения Тг Спг+1)о к другому Тг+1(Пг+2) Го осуществляется плавной девиацией периода следования импульсов, но величина ДГп, при котО(рой осуществляется переход, является функцией от значения я,. Последнее осуществляется следующим образом. Допустим, что в начальный момент времени управляющий сигнал U(i) равен нулю (см.

фиг. 2); при этом реверсивный счетчи.к 15 находится в нулевом состоянии, и на выходе цифро-аналогового преобразователя 16 - нуль, коэффициент передачи цифрового управляемого делителя 13 - единица, возбужденные

шины распределителей записи 5 и считывания 7 воздействуют на блоки записи 3 и считывания б соседних запоминающих трансформаторов 4, Пг 0, и в блоке регулируемого запаздывания В|ремя запаздывания минимально

(). Управляющий сигнал U(i) проходит через сумматор 10 и цифровой управляемый делитель 13 на вход управляемого ГТИ 14, изменяя его частоту. С увеличением управляющего напряжения U(t) период следования

импульсов ГТИ 14 увеличивается так, что Г ГО+АГ, причем (/), где К -постоТ

янный коэффициент, равный- ;

при этом время запаздывания увеличивае7 ся:

Т ГО+АГ.

Как только U(t) достигает величины At/макс, орабатывает компаратор 11; при этом его выходной импульс переводит триггер 22 управления в нулевое состояние, и очередной импульс с генератора 14 проходит на распределитель 5 залиси и дискретизатор 2, но не проходит на распределитель 7 считывания, поскольку на другом входе схемы «И 20 - нулевой потенциал триггера 22. Этот же тактовый импульс возвращает триггер 22 в единичное состояние через время, определяемое линией 21 задержки (время задержки превышает длительность импульса ГТИ 14, ло меньше его минимального периода). Одновременно выходной импульс компаратора И поступает на суммируюш:ий вход реверсивното счетчика 15; при этом на выходе цифро-аналогового преобразователя 16 .появляется напряжение (-Д /макс), на выходе сумматора 10. напряжение возвращается к нулю, и управляемый ГТИ 14 начинает вырабатывать им1пульсы с периодов Го; «роме того, коэффициеит передачи цифрового управляемого делителя 13 становится равным 1/2. Результатом выше описанной процедуры является то, что время заПаздывания становится равным (Пг-{Ч-1)27о, т. е. меняется взаимное положение возбужденных шин разделителей записи 5 и считывания 7 (Пг а период следования им.пульсов управляемого ГТИ 14 возвращается к. величине ГоПри дальнейшем увеличении управляющего сигнала U(t) на выходе сумматора 10 вырабатывается напряжение

Ш и (О я Д /„ак-с U(f) Ш„,,„

(иоокольку ft,- l), которое проходит через цифровой управляемый делитель 13, и еа его выходе формируется напряжение

Ш:- тА, где Y -

Я( ч- 1

коэффициент передачи делителя 13; при этом период следования импульсов ГТИ 14 выражается как

Т-Т -I. (О-Я.

/ - J

/г/ + 1

В момент когда U(t) достигает значения 2Af/Mab-p. снова срабатывает компаратор 11, процесс повторяется, и новая величина . При дальнейшем увеличении U(t) процесс увеличения времени запаздывания происходит аналогичным образом в соответствии с вышеприведенными выражениями, причем приращения периода AT уменьшаются.

При уменьшении управляющего сигнала U(t) напряжение на выходе сумматора 10 меняет знак и период следования импульсов управляемого ГТИ 14 начинает уменьшаться. Как только величина AU достигает -At/макс, срабатывает компаратор 12 на отрицательную полярность, выходной импульс которого через триггер 19 управления и схему «И 17 запрещает прохождение очередного тактового импульса ГТИ 14 на распределитель 5 записи, уменьшая тем самым расстояние между возбужденными шинами распределителя записи 5 и считывания 7. Одновременно выходной импульс .компаратора 12 поступает на вычитающий вход реверсивного счетчика 15, уменьшая тем самым величину выходного сигнала цифро-аналогового преобразователя 16 на величину Af/макс и увеличивая коэффициент передачи цифрового управляемого делителя 13. При этом конкретная величина периода, при котором происходит срабатывание компаратора 12 на отрицательную полярность, определяется прежней формулой.

Можно показать, что в момент перехода от «г к (Пг-1) запаздывание выражается как

.

В предлагаемом БРЗ к управляемому ГТИ 14 не предъявляется вьгсоких требований в смысле кратности изменения периода следования импульсов. Максимальная величина периода Гмакс 27о, а минимальная Г„,„ Го/2,

макг Y.p этом диапазон

так что

т

ими

изменения времени запаздывания оцределя (Л/ - 1), где Л - количество

ется, .как

запоМИнаЮ1Щих трансформаторов. Кроме того, быстродействие запоминающих трансформаторов может быть невысоким и определяется, как

1

х

2а/

где f - верхняя частота входного сигнала;

а - число отсчетов, требуемых для восстановления гармонического сигнала преобразователем 8.

В то время, ка-к для известного БРЗ для того, чтобы обеспечить те же характеристики, что и у предлагаемого БРЗ, требуется, чтобы кратность изменения периода следования импульсов управляемого ГТИ 14

г

макс д/- I

мчн

что трудно обеспечить простыми средствами при N порядка десятков - сотен, «роме того, время записи информации в запоминающие трансформаторы тг,, при этом же диапазоне регулирования в прототипе определяется как

-з„

что резко повыша(-

ет требования к быстродействию аналоговых элемептов памяти.

Таким образом, введение специального устройства управления в магнитное устройство

регулируемого запаздывания позволяет снизить требования к -быстродействию аналоговых элементов памяти и к кратности изменения периода следования импульсов управляемого генератора при всех прочих равных условиях.

Предмет изобретения

Блок регулируемого запаздывания, содержащий запоминающие трансформаторы, .подключенные через блоки считывания к распределителю считывания и выходному преобразователю, а через блоки записи -к распределителю записи и дискретизатору с источииком входного сигнала на входе, а также управляемый генератор тактовых импульсов, триггеры, линии задержки и схемы «И, отличающийся тем, что, с целью расширения диапазона регулирования, в него введены компараторы разных уровней, управляемый делитель и последовательно соединенные реверсивный счетчик, цифро-аналоговый преобразователь.

сумматор, выход которого соединен с входами компараторов разных уровней и входом управляемого делителя, выход которого соединен через управляемый генератор тактовых импульсов с одними входами схем «И, выходами соединенных с входами распределителей записи и считывания непосредственно, а с другими входами схем «И - через соответствующие линию задержки .и триггер, входы которых соединены соответственно с выходами компараторов и входами реверсивното счетчика, выходы .которого подключены также к другим входам управляемого делителя, при этом другой вход сумматора соединен -с источником управляющего сигнала.

±1 1 iJ I I I I I I I I i I I f I I I I I I I I I I I I I I I I I I I I И I L