Устройство для обработки и передачи информации Советский патент 1974 года по МПК G06F7/00 

1

Изобретение относится к области телемеханики, в частности к устройствам для телеизмерений.

Известны устройства для передачи информации, содержащие блок сокращения избыточности, формирователь кода адреса, буферный запоминающий блок, блок синхронизации и блок управления формированием кода.

Недостатком таких устройств является низкая достоверность передаваемой информации из-за отсутствия сведений о характере сокращения избыточности.

Целью изобретения является расщирение области применения устройства.

Предложенное устройство дополнительно содержит формирователь кода времени, состоящий из элемента задержки, реверсивного счетчика и трех двухкодовых схем «И. Объединенные первые входы первой и второй схем «И соединены с первым выходом блока управления формированием кодов, второй выход которого подключен к первому входу третьей схемы «И. Второй вход последней связан со вторым входом формирователя кода адреса и входом элемента задержки, выход которого соединен со вторым входом первой схемы «И. Второй вход второй схемы «И подключен к первому входу буферного запоминающего блока, а выходы первой , второй и третьей схем «И подключены соответственно к суммирующему, вычитающему и сбросовому входам реверсивного счетчика, выход которого соединен с управляющим входом блока сокращения избыточности.

Схема устройства представлена на чертеже, где обозначено: 1 - блок синхронизации с первым выходом 2; 3 - блок сокращения избыточности; 4 - формирователь кода адреса; 5 - второй выход блока 1 синхронизации; 6 -

формирователь кода времени; 7 - буферный запоминающий блок; 8 и 9 - первый и второй выходы блока 3 сокращения избыточности; 10 -блок управления формированием кода с первым 11 и вторым 12 выходами; 13 - элемент задержки формирователя кода времени 6; 14 - двухвходовая схема «И блока 6; 15 - суммирующий вход реверсивного счетчика 16 блока 6; 17 - вторая двухвходовая схема «И блока 6; 18 - вычитающий вход счетчика 16;

19 - третья двухвходовая схема «И блока 6; 20 - сбросовый вход счетчика 16; 21-управляющий вход блока 3.

В предлагаемом устройстве осуществляется кодирование времени по задержке информации в буферном запоминающем блоке, прямо пропорционально заполнению последнего. Задержка (3) информации, поступающей в буферный запоминающий блок, определяется количеством (С) заполненных в нем ячеек памятн умноженным на период (Т) считывания информации из одной ячейки этого блока 3 С-7.

Так как в подавляющем большинств-е телеметрических адаптивных систем точность временной привязки не должна превышать нескольких периодов считывания, то достаточно передавать, какому промежутку (Cj-i-Ci+i) соответствует заполнение перед записью информации на буферный запоминаюп1,ий блок. При этом временная привязка будет осуществлена с точностью до 1/2-(Ci+i-CjJ-Г.

Для того чтобы точность временной привязки была постоянной, достаточно разбить общее количество ячеек памяти буферного запоминающего блока с определенным количеством ячеек (Cj) на равные части (Cj+i-Cj Ci+i-Cj) и передавать в качестве информации о времени номер участка разбиения. Для осуществления такого разбиения можно воспользоваться блоком управления формированием кода, который, дешифрируя заполнение буферного запоминающего блока, должен выдавать информацию об опустошении последнего и о заполнении в нем определенных количеств ячеек.

Устройство работает следующим образом.

Блок синхронизации 1 посылает первого выхода 2 тактовые импульсы управления блоками 3 и 4, а со второго выхода 5 сигналы считывания, управляющие работой блока 6 и определяющие частоту считываний из буферного запоминающего блока 7. Блок 3 определяет неизбыточные выборки и передает их с -первого выхода 8 в буферный запоминающий блок 7. При появлении неизбыточной выборки на втором выходе 9 блока 3 появляются сигналы, идущие на входы блоков 4 и 6. Формирователь кода адреса 4 по сигналам блоков 1 и 3 формирует кодовые группы, отображающие номер канала, которому принадлежит неизбыточная выборка, и передает их в блок 7.

Блок 10 управления формированием кода ре.агирует на заполнение ячеек буферного запоминающего блока 7 неизбыточными выборкями, ожидающими считывания; на первом выходе И разрешающий потенциал появляется при заполнении в блоке 7 любого из фиксированных количеств (Ci) ячеек памяти, на втором выходе 12 разрешающий потенциал появляется при отсутствии в блоке 7 заполненных ячеек. Сигналы с выходов блока 10 управляют работой формирователя кода времени 6.

Импульсы записи со второго выхода 9 блока 3 поступают на формирователь кода времени 6, где подаются на элемент задержки 13 па время, достаточное для изменения сосостояния блока 10. Задержанный элементом 13 импульс поступает на вход первой двухвходовой схемы «И 14 формирователя кода времени 6, на другой вход которой поступает потенциал с первого выхода И блока 10. Сигнал с выхода схемы «И 14 поступает на суммирующий вход 15 счетчика 16. Таким образом, содержимое счетчика 1Ь увеличивается па единицу после того, как в буферном запоминающем блоке 7 окажется заполненным неизбыточными выборками одно из фиксированных количеств (Сг) ячеек памяти.

Импульс считывания со второго выхода 5 блока синхронизации 1 поступает на буферный запоминающий блок 7 и на схему «И

1/, на другой вход которой поступает разрещающий Потенциал с выхода 11 блока 10. Сигнал с выхода схемы «И Г/ подается на вычитающий вход 18 счетчика 16. Таким образом, если производится считывание из буферного запоминающего блока /, в котором было заполнено неизбыточными выборками одно из фиксированных количеств (Ci) ячеек памяти, то содержимое счетчика 16 уменьшится на единицу.

На схему «И 19 поступают сигнал записи со второго выхода 9 блока 3 и потенциал со второго выхода 12 блока 10. Потенциал на выходе 12 будет разрешающим при отсутствии в буферном запоминающем блоке 7 неизбыточных выборок, ожидающих считывания. Сигнал с выхода схемы «И 19 поступает на сбросовый вход 20 счетчика 16. Таким образом, сброс счетчика 16 происходит тогда, когда производится запись выборки в буферный

запоминающий блок 7, все ячейки которого освобождены от неизбыточных выборок, ожидающих считывания. Такой сброс гарантирует правильную начальную установку содержимого счетчика 16 и позволяет исправлять отдельные возможные сбои в его работе.

Выходные сигналы счетчика 16 поступают на управляющий вход 21 блока 3 и на буферный запоминающий блок 7. Содержимое реверсивного счетчика отражает заполнение буферного запоминающего блока 7 перед записью выборки и в зависимости от содержимого счетчика 16 блок 3 меняет характер сокращения избыточности. Таким образом, содержимое счетчика 16 позволяет точно определить характер сокращения избыточности, производимого блоком 3. С другой стороны, содержимое счетчика определяет задержку информации в буферном запоминающем блоке 7 и является, таким образом, информацией о

времени.

Применение предложенного устройства увеличивает достоверность передаваемых сообщений путем передачи с каждой неизбыточной выборкой информации о характере сокращения избыточности, которое было произведено.

Предмет изобретения

Устройство для обработки и передачи информации, содержащее блок сокращения избыточности, первый вход которого объединен с первым входом формирователя кода адреса и соединен С первым выходом блока синхронизации, второй выход которого подключен к первому входу буферного запоминающего 5 блока, второй и третий входы которого соединены соответственно с первым выходом блока сокращения избыточности и выходом формирователя кода адреса, второй вход которого связан со вторым выходом блока сокращения 5 избыточности, управляющий вход которого подключен к четвертому входу буферного запоминающего блока, выход которого соединен со входом блока управления формированием кода, отличающееся тем, что, с целью 10 расширения области применения, оно дополнительно содержит формирователь кода времени, состоящий из элемента задержки, реверсивного счетчика и трех двухвходовых схем «И, причем объединенные первые входы пер- 15 44247 вой и второй схем «И соединены с первым выходом блока управления формированием кода, второй .выход которого подключен к первому входу третьей схемы «И, второй вход которой связан со вторым входом формирователя кода адреса и входом элемента задержки, выход которого соединен со вторым входом первой схемы, «И, второй вход второй схемы «И подключен к первому входу буферного запоминающего блока, а выходы первой, второй и третьей схем «И подключены соответственно к суммирующему, вычитающему и сбросовому входам реверсивного счетчика, выход .которого соединен с управляющим входом блока сокращения избыточности.