Устройство для передачи телеметрической информации Советский патент 1979 года по МПК G08C19/28 

мииающего блока, третий выход операционного, блока через индикатор переполнения подключен к первым входам Двенадцатого и тринадцатого элементов И, выходы которых подключены соответственно к третьему входу операционного блока, к четвертому входу адресного регистра программатора, второй вход тринадцатого элемента И подключен к первы.мвхбдам четвертого, VI пятого элементов И, вход бл&ка; через четырнадцатый элемент И подключен к третьему входу буферного запоминающего блока, а соответствующие выходы программатора соединены со вторыми входами двенадцатогб и четырнадцатого и с третьим входом тринадцатого элемента. Недостаток известного устройства - малый коэффициент сжатия измерительных данных. Целью изобретения является повыщение инфОрмативности устройства путем увеличения коэффициента сжатия. Это достигается тем, что в предлагаемое устройство введеныиндикаторь вьПюда, группы элементов И и дещифратор, вход которого соединен с выходом адресного регистра оперативного запоминающего блока, первый выход дешифратора подключен к первому входу первого элемента И первой группы элементов И, первый вУход которого подключен к первому входу первого -индикатора вывода, второй выход дешифратора соединен с первым входом первого элемента И второй группы элементов И, с первым входом второго.элемента И первой группы элементов И и первым входом первого элемента И третьей группы элементов И, третий выход дешифратора соединен с первым входом второго элемента И второй rpyiTпы элементов И и первым входом второго элe Ieнтa И третьей группы элементов И, выход первого элемента И второй группы элементов И подключен ко второму входу первого индикатора вывода, выход которого соединен со вторым входом первого элемента И третьей группы элементов И, выход которого объединен с выходом второго элемента И третьей группы элементов И и соединен , с дополнительным вхОдом девятого элемента И, выходиндикатораперёполнения подключен ко вторым входам первого и второго элементов И первой группы элементов И, второй вход девятого элемента И объединен со вторыми входами нервого и второго элементов И второй группы элем.ентов И и подключен к одному из выходов программатора, другой выход которого соединен с Третьими входами первых и вторых элементов И первой и второй групп элементов И, выходы вторых элементов И первой и второй групп элементов И подключены к соответствующим входам второго индикатора вывода, выход которого соединен со вторым входом второго элемента И третьей группы элементов И. На чертеже приведена схема предлагаемого устройства, содержащая генераторы импульсов 1 и 2, распределитель импульсов 3, программатор 4, адресный регистр программатора 5, коммутатор б, адрёсны,й регистр коммутатора 7, решающий блок 8, оперативный запоминающий блок 9, адресный регистр опёративного запоминающего блока 10, операционный блок 11 с индикатором переполнения 12,- буферный запоминающий блок 13, дещифратор 14, первый индикатор вывода 5i, второй индикатор вывода 15а, третий элемент.И 16, щестой элемент И 17, двенадцатый элемент И 18, десятый Элемент И 19, девятый элемент И 20,, седьмой элемент И 21, второй элемент И 22, восьмой элемент И 23, тринадцатый элемент И 24, четвертый элемент И 25, пятый элемент И 26, четырнадцатый эле.мент И 27, одиннадцатый элемент И 28, первый элемент И 29, элементы И первой группы. 30i, ЗОг, элементы И второй группы 311, ЗЬ, первый элемент И третьей группы элементов И 32i, второй элемент И третьей группы элемен , выходы операционного блока 33 Генератор импульсов 1 обеспечивает на своем выходе наличие сигналов типа «меандр с периодом смены уровней, равным требуемой дискретности отчета текущего времени в устройстве. Если этот период больше периода следования тактовых импульсов на выходе генератора 2 и кратен ему, генератор 1 может быть вьшолнен в виде делителя частоты, подключенного к выходу генератора 2. Решающий блок 8 обеспечивает выдачу управляк:)Щег6 Сбоем выходе в случае, если числа на его входах не сравниваются между собойПбнекотОромузаданному критерию. Оперативный запоминающий блок 9 имеет адресную структуруи может быть выполнен по лкэбомуизвестному принципу. Операционный блок 11 обеспечивает выполнение операций суммирования и сравнения по ревёнстйу Двух чисел, поданных на его входы через элементы И 16 и 17. Переключение режима работы блока (Суммирование или сравнение) осуществляется подачей коман.ного сигнала с выхода программатора. Включение управляюн его выхода 33 операционного блока производится только в режиме сравнения (сигнал на этом выходе ноявляетсй в случае неравенства сравниваемых чисел).. Включение управляющего выхода 34 операционного, блока производится только в режиме суммирования (сигнал на этом выходе появляется .при переполнении разрядной сетки блока при сложении чисел, подаваемых на входы блока через элементы И 16, 17 и 27, при этом сигнал, подаваемый на вход операционного блока 11 через элемент И 27 с выхода индикатора 12, рассматривается как число, содержащее «1 только в младшем разряде). Разрядная сетка операционного блока 11 равна разрядной сетке оперативного запоминаюш,его блока 9. Буферный запоминающий блок 13 обеспечивает уплотнение информации, подаваемой на .его вход, и вывод ее в канал связи равномерным потоком и может быть выполней по любому из известных принципов, например в виде параллельно включенных регистров сдвига с автономной или синхронизируемой генератором 2 схемой управления сдвигом. . Адресный регистр 5 программатора выполнен по схеме счетчика, содержимое которого увеличивается на «единицу сигналом с командного выхода программатора 4, подаваемым на счетный вход регистра в каждом цикле обращения к программатору, что позволяет организовать в устройстве еетественный порядок выполнения команд, записанных в программаторе 4. Несколько ячеек памяти оперативного за.поминающего блока 9с фиксированными адресами отведено для хранения числа Т, идентифицирующего величину текущего времени. Число Т разбито на равные группы -разрядов, начиная с младщего. При этом последняя ячейка может оказаться заполненной разрядами числа Т лищь частично. Выходы дешифратора 14 соответствуют номерам ячеек памяти оперативного запоминающего блока 9, отведенным для хранения числа Т. Структура работы, программы работы устройства в программаторе 4 содержит следующие подпрограммы: подпрограмму А циклического опроса входных каналов с анализом избыточности каждой выборки. Подпрограмма А имеет начальный адрес и заканчивается командой безусловной передачи управления по адресу а; набор подпрограмм В{ , каждая из которых содержит перечень операций, выпол- - няемь;х устройством при обнаружении неизбыточной выборки по любому из входных каналов, опращиваемых в процессе выполнения подпрограммы А. Начальный адрес каждой из подпрограмм Bi равен адресу П{ соответствующего входного канала; каждая из подпрограмм Bj заканчивается командой безусловной передачи управления по адресу а; подпр,ограмму С с начальным адресом с. равным адресу Пс входного канала, к которому подключен выход генератора 1, включающую в себя перечень операций, выполняемых устройством при обнаружении неизбыточной выборки по этому входному каналу и заканчивающуюся командой безусловной передачи управления по адресу а. Таким образом, после выполнения любой из подпрограмм в процессе работы устройства осуществляется переход к подпроТрамме А. В процессе выполнения подпрограммы А осуществляется последовательное выполнение следующих операций: путем отпирания элемента И 25 передача с числового,выхода программатора 4 на адресный регистр 7 коммутатора адреса ni входного канала и Лередача полученной выборки на вход рещающего блока 8; путем отпирания элемента И 26 передача с программатора 4 на адресный регистр 10 оперативного запоминающего блока адреса ячейки, в которой хранится значение предыдущей выборки, полученной по каналу гц; включение оперативного запоминающего блока 9 на режим «считывание путем подачи на его управляющий вход соответствующего сигнала с командного выхода программатора 4 и передача числа, записанного в данной ячейке, на вход рещающего блока 8; выполнение рещающим блоком 8 сравнения нового и старого значений выборок и подача на управляющий вход элемента И 28 разрещающего сигнала в том случае, если вновь поступивщая выборка признана неизбыточной; передача адреса из адресного регистра 7 коммутатора через элемент И 28 в адресный регистр 5 программатора, если элемент И 28 открыт (выборка признана неизбыточной), или переход к выполнению следующей команды подпрограммы А, если элемент И 28 закрыт (выборка признана избыточной), В последнем случае осуществляется вывод на адресный регистр 7 коммутатора адреса следующего входного канала и т. д. В случае обнаружения неизбыточной выборки в адресный регистр 5- программатора записывается адрес ni входного канала, по которому поступила неизбыточная выборка, равный адресу соответствующей подпрограммы Bi . В каждой из таких подпрограмм может быть записано выполнение следующих дейстзапись в оперативный запоминающий блок 9 нового значения вь1борки, полученной по входному каналу nj , по адресу, установленному на адресном регистре 10 оперативного запоминающего блока, путем от пирания элемента И 21 и подачи сигна;:а, включающего режим записи, на управляющий вход оперативного запоминающего блока 9 с соответствующего командного выхода программатора 4; запись в буферный запоминающий блок 13 адреса входного канала, по которому получена неизбыточная выборка, с адресного регистра 7 коммутатора путем отпирания элемента И 22; запись в буферный запоминающий блок 13 значения неизбыточной выборки с выхода коммутатора 6 путем отпирания элемента И 24; последовательная запись в буферный запоминающий блок 13 значения текущего времени из соответствующих ячеек оперативного запоминающего блока 9 путем последовательной подачи на адресный регистр 10 оперативного запоминающего блока из программатора 4 адресов этих ячеек, включения оперативного запоминающего блока на режим считывания и отпирания элемента И 23. При этом отпирания элемента И 23 необходимо, очевидно, наличие разрещающих сигналов на выходе элементов И 32 и 32г. Г1ос.ледние формируются в случаях наличия соответствующих разрещающих сигналов на выходах индикаторов вывода информации 15. Таким образом , благодаря привязке элементов И 32 и 32г к вь1ходам дешифратора 14 организуется соответствие индикаторов 15 номерам ячеек памяти оперативного запоминающего блока 9. В результате ввод в буферный запрминающ,ий блок 13 зрзчения части числа Т, хранимого в каждой из отведенных для этого .ячеек оперативного запоминающего блока 9, осуществляется только в случае наличия разрешающего сигнала на выходе соответствующего ей индикатора 15. По окончании вывода этой части числа Т (независ;имо от того, отпирался при этом элемент И 23 или нет), благодаря наличию сигналов на входе группы соответствующего элемента И31, данный индикатор 15 устанавливается в состояние, в котором на его выходе возникает запрен енный сигнал. По этой причине в дальнейщем ввод соответствующей части числа Т в буферный запоминающий блок блокируется вплоть до новой установки данного индикатора 15 в обратное состояние; последовательная подача с числового выхода программатора 4 адресов входнь1х качалов, по которым должен быть произведен дополнительный сбор информации, на адресный регистр 7 коммутатора йутем отпирания элемента И 25 и запись полученных значений выборок с выхода коммутатора 6 в буферный запоминающий блок 13; задание времени приведения очередных измерений по любому из выходных каналов путем прибавления к числу Т, храняияемуся в оперативном запоминающем блоке 9. непоследовательно вводимому в операционный блок 11 через элемент И 17, числа, определяющего требуемую задержку выполнения этих измерений по отноЖению к моменту получения данной неизбыточной выборки, выраженную в единицах отсчета текущего времени, вводимого в операционньш блок 11 с числового выхода программатора 4 путейотпирания элемента И 16, с последующей записью результата суммирования через элемент И 20 в специально отведенные для этого ячейки оперативного запоминающего блока 9, адреса которых через элемент И 26 предварительно вводятся jB адресный регистр 10 этого блока с числового выхода программатора 4. При этом представление чисел, определяющих задержку, в ячейках памяти программатора 4, а также результата суммирования в ячейках памяти оперативного запоминающего блока 9, осуществляется таким же образом, что и числа Т. При выполнении операции суммирования в операционный блок 11 сначала вводится содержание ячеек памяти с первыми (младщими) группами разрядов складываемых чисел и одновременно через элемент И 27 значение сигнала с выхода индикатора 12. Результат сложения этих групп и одноразрядного числа, задаваемого индикатором 12, без учета переноса в следующий разряд помещается в соответствующую ячейку оперативного запоминающего блока 9, а индикатор 12 сигналом с выхода 34 оперативного блока 11 устанавливается в «единичное иЛи «нулевое состояние в зависимости от наличия или отсутствия переноса в. следующий разряд, после чего в операционный блок 11 вводится содержимое ячеек со следующими труппами разрядов и т.д. Наличие «свободных старщих разрядов в ячейках памяти с последними, старшими группами разрядов суммируемых чисел, позволяет избежать необходимости введения специальной операции - установки индикатора 12 в «нулевое состояние по окончании процесса суммирования, поскольку ввиду очевидного отсутствия переноса при cyivlмировании старших групп разрядов он автоматически устанавливается в «нулевое состояние и, таким образом, не влияет на правильностъ результата сложения первых (младших) групп разрядов при суммировании следующей пары чисел. Каждая из программ В|, заканчивается -. выпо пнением команды безусловной передачи управления по адресу а, выполняемой путем передачи значения адреса а с числового выхода программатора 4 через элемент И 28 на адресный регистр 5 программатора. В процессе работы устройства происходит периодическое изменение сигнала на входе коммутатора 6, к которому подключен выход генератора 1, что воспринимается устройством как получение неизбыточной выборки по этому каналу. В этом случае осуществляется передача адреса Пс с адресного регистра 7 коммутатора через элемент И 29 в адресный регистр 5 программатора и переход к выполнению программы С., Программа С состоит из разрядов Q , Cjt,..., Cfl и Cn, Cn-i,..., QL . Разряд Q, выполняемый вначале программы С, осуществляет суммирование младшей группы разрядов числа Т, хранящегося в оперативном запоминающем блоке 9, с константой «1, вводимой в операционный блок с числового выхода программатора 4. Результат суммирования помещается в ту же ячейку оперативного запоминающего блока 9. При наличии переноса в следующий разряд устанавливается в «единичное сбстояние индикатор 12, после чего с его выхода поступает запрещающий сигнал на элемент И 18, в результате чего следующая команда, содержащая условную перед аЧу управления по адресу разряда Ci не выполняется и происходит Переход к разряду Q. При этом одновременно, благодаря наличию сигналов на входах соответствук)щёто элемента И 30, происходит установка соответствующего индикатора ввода йнформации 15 в состояние, в котором на его вьгходе вновь возникает разрешающий сигнал. В разряде С осуществляется суммирование второй группы разрядов числа Т с константой «I и т.д. В разряде Сп осуществляется суммирование последней (старшей) группы разрядов числа Т с константой «I и по окончании его - переход к разряду Сп. Таким образом осуществляется увеличение числа Т на «I, т. е. выполняется счет времени в устройстве. При этом, если в каком-либо из разрядов Q переноса в следующий разряд не возникает, на вУходе индикатора 12 возникает разрещающий сигпал, поступающий на элемент И 18 и выполняется помещенная в конце каждого разряда Ci команда условной передачи управления по адресу разряда Cj. При этом количество разрядов Ci , выполняемых при суммировании числа Т с «I, ограничивается только тем, где действительно происходит изменение соответствующей группы разрядов числа Т. В разряде Ci содержится выполнение следующих действий: последовательное сравнение чисел, идентифицирующих время выполнения измерений по различным входным каналам, записанных в определенных ячейках оперативного запоминающего блока 9, с числом Т путем задания адресов соответствую ОГИХ в адресный регистр 10 оперативного запоминающего блока, ввода содержимого этих ячеек в определенный блок 11 и задания режима «сравнения в операцибййбш блок 11 с командного выхода программатора 4; в случае, если сравниваемые числа равны (на управляющем выходе 33 операционного блока 11 запрещающий сигнал, элемент И 19 закрыт), продолжается выполнение программы в естественном ггоряДке. В этом случае уже описанным путем осуществляется выполнение измерений по тем каналам, для которых определена необходимость выполнения измерений, с записью значений адресов этих каналов и получаемых выборок в буферный запоминающий блок 13; Э случае, если сравниваемые числа не равны (на управляющем выходе 33 операционного блока 11 -разрешающий сигнал и элемент И 19 открыт), осуществляется передача адреса с числового выхода программатора 4 через элемент И 19 в адресный регистр 5 программатора и переход к другой части программы (например к сравнению Другой уставки, записанной соответственно в другой ячейке оперативного запоминающего блока 9, с числом Т). Таким образом, в устройстве в индика™ре вывода информации 15 осуществляет запоминание факта изменения значения соответствующей группы разрядов числа Т (бортового текущего времени) и блокирование ввода этой группы разрядов, если однажды этот вывод уже состоялся. Это позволяет значительно сократить объем выводимой в канал связи информации, особенно если формирование нёизбыточных выборок в устройстве в определенные моменты его работы происходит с высокой частотой. Формула изобретения Устройство для передачи телеметрической информации по авт. св. № 512484, отличающееся тем, что, с целью повышения информативности устройства путем увеличения коэффициента сжатия, в него введены индикаторы вывода, группы элементов И и дешифратор, вход которого соединен с выходом адресйого регистра оперативного запоминающего блока, первый выход дешифратора подключен к первому входу первого элемента И первой группы элементов И, первый выход которого подключен к первому входу первого инд;икатора вывода, второй выход дешифратора с первым входом первого элемента И второй группы элементов И, с первым входом второго элемента И первой группы элементов И и первым входом первого элемента И третьей группы элементов И, третий выход дешифратора соединен с первым входом второго элемента И второй группы элементов И и первым входом второго элемента И третьей группы элементов И, выход первого элемента И второй группы элементов И подключен ко второму входу первого индикатора вывода, выход которого соединен со Вторым входом первого элемента И третьей группь элементов И, выход которого объединен с выходом втоporo элемента И третьей группы элементов И и соединен с дополнительным входом девятого элемента И, выход индикатора пе ре11ШТ11ейия йбдключен ко вторым входам первого и второго элементов И первой группы элементов И; второй вхоДД№я ого элемента И объединен со вторыми входами первого и второго элементов И второй группы элементов И и подключен к одному из

К 65 12 выходов программатора, другой выход которого соединен с третьими входами первых и вторых элементов И первой и второй групп элементов И, выходы вторых элементов И первой и второй групп элементов И подключены к соответствующим входам второго индикатора вывода, выход которого соединен со вторым входом второго элемента И третьей группы элементов И.