Устройство для моделирования стартстопной системы поэлементной синхронизации Советский патент 1975 года по МПК G06G7/48 

(54) УСТРОЙСТВО ДЛЯ, МОДЕЛИРОВАНИЯ СТАРТСТОПНОЙ СИСТЕМЫ ПОЭЛЕМЕНТНОЙ СИНХРОНИЗАЦИИ

ности случайных чисел в диапазоне 0-1, Наличие синхронизма соответствует ислу 0,5 получаемому при моделировании фазы опор-; него напряжения. Отклонение числа, соответствующего фазе опорного напряжения от 0,5, с учетом величины исправляющей способности и является потерей достоверности.

Предлагаемое устройство отличается от известного тем, что, с цель1о расщирения класса рещаемых задач в части имитации характеристик систем с дискретной автоподстройкой фазы, оно содержит блоки вычитания, пороговые схемы, ключи, блоки сложения, датчики порогового числа подстройки, числа шага коррекции нестабильной частоты, и генератор числа 0,5, причем выходы первого интегратора подключены к первым входам первого и второго блоков вычитания, выходы второго интегратора подключены ко вторым входам первого и второго блоков вычитания, выходы которых соединены с, первыми входами пороговых схем, вторые входы которых соединены с выходами датчика порогового числа подстройки, выходы пороговых схем подключены соответственно к первым входам ключей опережения и отставания, вторые входы которых соединены с выходами датчика числа шага коррекции, выход ключа опережения соединен с первым входом блока сложения, второй вход которого подключен к датчику нестабильности частоты, выход блока сложения соединен с первым входом третьего блока вычитания, второй. вход

которого соединен с выходом ключа отставания, выход третьего блока вычитания через блок сложения с пороговым сбросом подключен ко вторым входам дискриминаторов чисел опережения и отставания

На чертеже показана схема предлагаемого устройства.

Датчик 1 случайных временных интервалов соединен с генератором 2 случайных чисел и с датчиком 3 чисел, убывающих по линейному закону. Выход генератора 2 подключается к первым входам знакового дискриминатора 4 числа фазы и блоку 5 вычитания чисел. Ко второму входу блока 5 вычитания чисел подключен генератор 6 числа 0,5. Выход знакового дискриминатора 4 числа фазы подключен к первому входу ключа 7, а выход блока 5 вычитания чисел подключен к первому входу знакового дискриминатора 8 числа фазы. В свою очередь, выход знакового дискриминатора 8 подключен к первому входу ключа 9. Ко вторым входам ключей 7 If 9 подключен выход датчика 3 чисел, убывающих по линейному закону. Выходы

ключей 7, и 9 подключены ко входам соответственно первого 1О и второго 11 интеграторов с экспоненциальным взвешиванием. В свою очередь, первый и второй выходы интеграторов 10 и 11 подключены к первому и второму входам блоков 12 и

13вычитания чисел, выходы которых подсоединены к первым входам пороговых схем

14и 15. Ко вторым входам пороговых

схем 14 и 15 подключен датчик 16 числа порога подстройки. Выходы пороговых схем 14 к 15 подключены соответственно к первым входам ключа 17 опережения фазь и ключа 18 отставания фазы- Ко входам ключей 17 и 18 подсоединен датчик 19 числа шага коррекции. Выход ключа 17 подключен к первому входу блока сложения 20. Ко второму входу блока сложения 20 подсоединен датчик 21 числа нестабильно-

В начале каждого временного интервала одновременно запускаются генератор 2 случайных чисел и датчик 3 чисел, убывающих по линейному закону. Генератор 2работает в диапазоне чисел 0-1,0. При запуске генер1атор выдает случайное число, однако его величина строго привязана к длительности случайного временного интервала, т. е. к фазам передаваемого сигнала, выработанного в датчике 1 случайных временных интервалов передаваемого сигнала. Полученное случайное число подается на первый вход знакового дискриминатора 4 числа фазы и через блок 5 вычитания чисел - на первый вход знакового дискриминатора 8 числа фазы.

В блоке 5 вычитания чисел происходит I вычитание числа 0,5, подаваемого от гене-

55 ратора 6 числа 0,5, из чисел, поступающих от генератора 2 случайных чисел. Отрицательные числа на выход блока 5 вычитания чисел не пропускаются. Таким образом, на выходе блока 5 появляются слу-

60 чайные числа в диапазоне ,5, соответсти частоты. Выход блока 2 О подключен к первому входу блока 22 вычитания чисел, а второй вход блока 22 подсоединен к ключу отставания фазы 18. Выход блока 22 .подсоединен ко входу блока 23 сложения с пороговым сбросом, причем выход его подключен ко вторым входам знаковых дискриминатрров 4 и 8 числа фазы. Устфойсч-во работает следующим обраДатчик 1 случайных временных интервалов передаваемого сигнала вырабатывает временные интервалы случайной длительности в заданных пределах. Длины интервалов кратны некоторой выбранной заранее минимальной величине. стзуюидие случайным числам на входе в диапазоне 0,5-1,0. Число 0,5 соответствует среднему (нулевому) значению фазы. Числа., меньше 0,5 соответствуют опережению (убыванию) фазы, а числа, больше 0,5. соответствуют отставанию (возрастанию) фазы. Знаковые дискриминаторы 4 и 8 числа фазы совершенно одинаковы и пропускают числа в диапазоне 0-0,5. Однако если слу чайное число с выхода генератора 2 случайных чисел меньше 0,5, то знаковый дискриминатор 4 открывает ключ 7, т. е. фаза убывает. В прот.ивном случае открывается ключ 9 и, следовательно, фаза воз растает. На ключи 7 и 9 поступают числа от датчика 3 чисел, убывающих по линейному закону. Таким образом, в каждый такт, который задается датчиком 1 случайных временных интервалов передаваемого сигнала, один из ключей 7 или 9 срабатывает. Выходы ключей 7 и 9 подключены соответственно к интеграторам 10 и 11 с экспоненпиальным взвешиванием, где происходит дополнительное усреднение. интеграторов 10 и 11 подключены к первым и вторым входам блоков 12 и 13 вычитания чисел. Усредненные значения на выходах интеграторов 10 и 11 разные в зависимогсти от того, что преобладает: убывание, т. е. опережение (усредненное значение на выходе интегратора 10 больше) или возрастание, т. е. отставание (усредненное значение на выходе интегратора 11 больше) фазы. Максимальное усредненное значение на выходе любого из интеграторов 1О или 11 равно 0,25. Как видно из чертежа, соединения сделаны так, что на выходах блоков 12 и 13 вычитания чисел будут числа одинаковой величины, но разного знака (если, например, условиться, что всегда числа 2-го входа вычитаются из чисел 1-го входа). Эти числа подаются на первые входы пороговых схем 14 и 15, реагируюших только на положительные числа. На их вторые входы подается заранее выбранное число, соответствующее порогу срабатывания, от датчика 16 числа порога подстройки. Если срабатывает пороговая схе.ма 14, то это означает, что имеет место убывание фазы, если же срабатывает поро говая схема 15, то, следовательно, налиц возрастание фазы. Пороговые схемы 14 и 15 открывают по первым входам ключи оп режения 17 и отставания 18 фазы. На вт рые входы ключей 17 и 18 постоянно по дается выбранное заранее число шага кор рекции от датчика 19 числа шага коррекц Под шагом коррекции понимается заранее выбранное значение прирашения фазы, складываемое с получившимся значением фазы так, чтобы приблизиться к нулевоксу (среднему) значению фазы. Если шаг коррекции выбран небольшим, то подстройка фазы происходит более точно, но медленно. При большом шаге коррекции проигрываем в точности подстройки, но выигрьюаем в скорости. В случае опережения фазы число шага коррекции складывается в блоке сложения 20 с числом нестабильности частоты, поступающим в блок 20 от датчика 21 нестабильности частоты. В случае отставания фазы число шага коррекции через ключ 18 отставания фазы поступает на второй вход блока 22 вычитания чисел, а на ее первый вход подается число из блока сложения 20. Таким образом, схема сложения 20 и схема вычитания чисел 22 предназначены для того, чтобы иметь возможность имитировать влияние нестабильности частоты на положение фазы. При работе ключа 17 опережения фазы неста)ильность частоты проявляется в том, что., расстояние до среднего (нулевого) значения фазы сокращается, так как число опережения фазы становится больше. При работе ключа 18 отставания фазы совершенно аналогично расстояние до среднего (нулевого) значения фазы сокращается, так как число отставания фазы становится .меньше. Как блок сложения 2О, так и блок вычитания чисел 22 могут работать при наличии на одном из входов нулевого значения. Результат вычитания поступает в блок 23 сложения с пороговым сбросом. При переполнении этой схемы она запирает знаковые дискриминаторы 4 и 8 числа фазы и работа прекращается. Время, прошедшее от момента включения датчика 1 случайных временных интервалов передаваемого сигнала до мо.мента срабатывания блока 23 сложения с поРОГОВЫ.М сбросом, является временем вхождения в синхронизм. Преддмет изобретения Устройство для моделирования стартстопной системы поэлементной синхронизации, содержащее датчик случайных временных интервалов, выходы которого соединены со входами генератора случайных чисел и датчика линейно убывающих чисел, выход которого соед1-шен с первыми входами дискри.минаторов чисел, выходы которых подключены к первым входам ключей, вторые входы которых соединены с выходом датчика линейно убывающих чисел, выходы- ключей подключены ко входам интеграторов, причем ко второму входу первого дискриминатора подключен первый выход генератора случайных чисел, отличающееся тем, что, с целью расщире- ния класса решаемых задач, оно содержит блоки вычитания, пороговые схемы, ключи, блоки сложения, датчики порогового числа подстройки, числа шага коррекции нестабильной частоты и генератор числа 0,5, причем выходы первого интегратора подключены к первым входам первого и второго блоков вычитания, выходы второго интегратора подключены ко . вторым входам первого и второго блоков вычитания, выходы которых соединены с первыми входами пороговых схем, вторые входы которых соединены с выходами датчика порогового числа подстройки, выходы пороговых схем подключены соответственно к первым входам ключей, вторые входы которых соединены с выходами датчика чис- ла шага коррекции, выход первого ключа соединен с первым входом блока cлoжeниЯt второй вход которого подключен к датчику нестабильности частоты, выход блока ело- женря соединен с первым входом третьего

блока вычитания, второй вход которого соединен с выходом второго ключа, выход третьего блока вычитания через блок сложения с пороговым сбросом подключен ко вторым входам дискриминаторов чисел, а

выход генератора числа 0,5 соединен с первым входом четвертого блока вычитания, второй вход которого подключен ко второму выходу генератора случайных чи-г сел, а выход четвертого блока вычитания

соединен со BTOfHjiM входом, второго дискриминатора.