Устройство для получения показательностепенной функции Советский патент 1977 года по МПК G06F7/38 

(54) УСТРОЙСТВО ДЛЯ ПОЛУЧЕНИЯ

ПОКАЗАТЕЛЬНО-СТЕПЕННОЙ ФУНКЦИИ

ния 5-7 и сумматора 8 параллельного действия,

Раарядная сетка регистров 1 и 2 разбита на две равные группы старших и младших разрядов, В блоке 3 по адресу, определяемому старшими разрядами регистра 1, записаны значения натурального логарифма. В блоке 4 по адресу, определяемому старшми разрядами 1 и 2, одновременно записа ны знача ния Z. частное .. Младшие разряды регистров 1 и 2 подсоединены ч:оответственно к первым входам блоков умножения 5 и 6, на вторые входы коте рых подсоединены выходы блоков 3 и 4, Второй выход блока 4 соединен со вторым входом блока 7. Выходы блоков5 и б соединены с двумя входами сумматора 8, на третий вход которого структурно подана единица. Выход сумматора соединен с первым входом блока умножения 7, выход которого является выходом устройства,

Блоки 5-7 могут быть реализованы по любо схеме, например по табличной (на односторонней памяти). В последнем случае быстродействие устройства максимально.

Устройство работает следующим образом

После записи в регистры 1 и 2 кодов чисел X и У -значения их старших разрядов считывают из запоминаюших блоков 3 и 4 соответственно значениям натурального логарифма кода, определяемого старшими разрядами и двух значений, записанных

с IYfT

VcT/

ПО одному адресу - Х,

ст

В втором цикле работы полученные значения лш-арифма и частного умножаются в блоках 5 и 6 на значения кодов в младших разрядах регистров 1 и 2 соответственно. Полученные произведения суммируются в третьем цикле с числовой, единицей в сумматоре 8 В четвертом цикле работы значение кода умножается на результат суммирования первых произведений. Результат умножения йвляегся значением искомой функции й X

Быстродействие устройства определяется временем выполнения операций умножения во втором и четвертом циклах. При реализации блоков 5-7 на односторонней памяти время умножения соответствует времени ббращения к памяти и численно равно цес- кольким мксек.

Общее время получения показательно-степенной функции в этом случае равно промежутку четырех обращений к памяти. При реа лизации блоков 5-7 обычными параллельным или последовательными схемами умножения при небольшом числе разрядов одного из сомножителей время умножения повышается незначительно,При этом погрешность вычисления функции на несколько порядков меньше допустимой, так как точность, требуемая в задачах управления и регулирования, не превышает в настояшее время двенадцати двоичных разрядов.

По сравнению с известными аналогичными устройствами со сравнимым быстродействием предложенное устройство требует значительно меньшего объема памяти. Например, для реализации известного устройства при точности в двенадцать двоичных разрядов требуется память, объемом в 65 536 слов и 256 слов. Для реализации предложенного устройства при той же точности требуется 4096 слов и 64 слова, следовательно, техническая реализация устройства не встречает трудности, так как все блоки выпускаются серийно в интегральном исполнении. Устройство может быть выполнено в виде одной БИС,

Предложенное устройство совмещает требования максимального быстродействия и оптимального использования аппаратуры, обладает однородной и регулярной структурой, Использоварще устройства целесообразно в качестве специализированного вычислительного блока для выполнения операции вычисления показательно-степенных функций пр различных значениях основания степени в реальном масштабе времени и при высокой частоте обращения к этой операции.

Формула изобретения

Устройство для получения показательностепенной функции, содержащее первый входной регистр, выходы старших, разрядов которого соединены со входом первого запоминающего блока и первым входом второго запоминающего блока, а выход младших разрядов с первым входом первого блока умножения, второй вход которого соединен с выходом первого запоминающего блока, выход с первым входом сумматора, о т л и ч а ю- щ е е с я тем, что, с целью повышения точности работы, в него дополнительно введены второй входной регистр, второй и третий блоки умножения причем выход старших разрядов второго входного регистра соединен со вторым входом второго запоминающего блока, а выход «ладших разрядов - с первым входом второго блока умножения, второй вход которого соединен с первым выходом второго блока умножения, а выход - со вторым входом сумматора, вь(ход которого подключен к первому B:4:,-ij,- третьеj o блока

умножения, второй вход которого соединен с вычодом второго запоминающего блока.

Источники инфор шции, принятые во внимание при экспертиае:

1.Авторское свидетельство СССР

Мь 369565, кп. CJ 06 Г- 7/38, 1970г.

2.Авторское свидетельство СССР № 321844, кп. G 11 В 5/00, 06.71,