Устройство для умножения и деления Советский патент 1978 года по МПК G06F7/52 

блока синхронизации, второй и третий выходы которого подключены к первому входу третьего и к второму входу первого дополнительных элементов И, выход третьего дополнительного элемента И подключен к третьему входу счетчпка циклов, а второй вход подключен к выходу элемента ИЛИ, входы которого подключены соответственно к пятому и шестому выходам блока унравления, седьмой выход которого подключен к второму входу второго дополнительного элемента И, нулевому входу первого триггера и к единичному входу второго триггера, третпй и четвертый входы блока унравления подключены соответственно к первым двум входам устройства и к второму и третьему управляющидЧ входам блока анализа операндов, входы которого подключены к выходам сумматора и буферного регистра соответственно, выход блока анализа операндов подключен к пятому входу блока управления. На чертеже изображена блок-схема описываемого устройства. Оно содержит блок 1 синхронизации, блок 2 управления, регистры 3 и 4 операндов, сумматор 5, буферный регистр 6, блок 7 фиксации положения запятой, счетчик 8 циклов, блок 9 анализа операндов, триггеры 10 и 11, элементы И 12-Г/, элементы ИJiPI 18. В исходном состоянии триггеры Юн И установлены в состояние «О, счетчик 8 циклов установлен в начальное состояние. При выполнении операции умножения множимое расположено в регистре 4 операнда; множитель- в регистре 3 операнда. При поступлеНИИ на первый вход устройства команды на умножение блоком 2 управления выраоатываются сигналы, реализующие сдвиг информации в регистре 3 операнда влево на 1 разряд. При каждом цикле сдвига через элемент ИЛИ 18 сигналом в цепи 19 открывается элемент И 15, через который на вход прибавления «1 счетчика 8 циклов поступает сигнал из блока 1 синхронизации. Сдвиги содержимого регистра 3 операнда продолжаются до появления в сумматоре 5 цифры множителя, отличной от нуля. В этом случае блоком анализа операндов вырабатывается сигнал, по которому блоком управления снимается сигнал в цепи 19 и вырабатываются выходные сигналы, реализующие сложение содержимого регистров 3 и 4 операндов (получение частичного произведения) и одновременное вычитание «1 из цифры множителя, хранимого на сумматоре. По окончанию обработки одной цифры множителя, т. е. при появлении нуля в сумматоре 5 блоком анализа операндов снимается выходной сигнал и блоком 2 управления снова вырабатываются сигналы для продолжения сдвигов регистра 3 и сигнал в цепи 19 для прибавления «1 в счетчик циклов. Обработка всех разрядов множителя, т. е. получения произведения, выполняется за п сдвигов (п - разрядность регистра 4 операнда). При выполнении п-то сдвига счетчик циклов озвращается в исходное состояние. При этом через элемент И 17 на вход установки «1 риггера 10 ностунает сигнал. Ио состоянию 1 триггера 10 блоком 2 управления в слеующем цикле вырабатывается сигнал в цепи 0, по которому триггер 10 устанавливается в остояние «О, триггер И-в состояние «1, и через элемент И 1о из блока 7 фиксации положения запятой в счетчик циклов иоступает сигнал, устанавливающий счетчик в состояние, соответствующее зафиксированному положению заиятой. В следующим циклах при состоянии «1 триггера И блоком 2 управления вырабатываются сигналы, управляющие сдвигом информации в регистре d вправо с одновременным прибавлением «1 в счетчик циклов по цепи 2i через элемент ИЛИ 18 и элемент И 1о. Сдвиг содержимого регистра 3 операнда вправо (нормализация произведения) заканчивается при нереходе счетчика циклов в исходное состояние. При этом сигналом через элемент И Г/ устанавливается в состояние «1 триггер 10. Состояние «1 триггера 10 и триггера 11 - конец операции. При делении в регистре 3 операида хранится дели.мое, в регистре 4 операнда-делитель. В исходном состоянии триггеры 10 п И сброщены в сосгояние «О, счетчик циклов - в начальном состоянии. При поступлении на второй вход устройства команды на выполнение деления блоком управления вырабатываются сигналы, реал зующие сдвиг делимого в регистре 3 влево. При каждом сдвиге блоKO.VI анализа операпдов выполпяется сравнение делимого и делителя, и одновременно прибавляется «1 в счетчик циклов по цепи 19 через элемент ИЛИ 18 и элемент И 15. Сдвиги продолжаются до тех пор, пока делпчмое пе станет больше или равным делителю. В этом случае блоком анализа операндов вырабатывается сигнал, по которому блок управлегшя реализует вычитание делителя из делимого с одновременным подсчетом количества вычитаний (т. е. накоплепием частного). Циклы вычитания продолжаются до тех пор, пока остаток больше или равен делителю. Если остаток меньше делителя, то становится нулевы.м сигнал на выходе блока анализа операндов, блоком управления вновь разрешается выполнение сдвига содержимого регистра 3 влево с одновременным сравнением остатка и делителя. При выполнении п-го сдвига выходным сигналом счетчика циклов через элемент И 17 устанавливается в состояние «1 триггер 10. В следующем цикле сигналом по цепи 20 сбрасывается в состояние «О триггер Ю, устанавливается в состояние «1 триггер 11, и через элемент И 16 счетчик циклов устанавливается в состояние, соответствующее зафиксированному положению запятой. В следующих циклах продолжаются сдвиги содержимого регистра 3 влево до установки счетчика циклов в начальное состояние. При этом через элемент И 17 з-ттанавливается в состояние «1 триггер 10. Состояние «1 триггеров 10 и 11 -окончание онерации.

Формула изобретения

Устройство для умножения и деления, содержащее блок синхронизации, первый выход которого подключен к управляющему входу блока управления, первые два выхода которого подключены к первым входам первых двух элементов И, выходы которых подключены к входам соответствующих регистров операндов, выход первого регистра операнда подключен к первому входу сумматора, к первому входу третьего элемента И и к второму входу первого элемента И, третий вход которого подключен к выходу сумматора, второй вход которого подключен к выходу второго регистра операнда, к второму входу третьего элемента И и к второму входу второго элемента И, третий вход которого подключен к выходу буферного регистра, вход которого подключен к выходу третьего элемента И, третий вход которого подключен к третьему выходу блока управления, четвертый выход которого подключен к первому управляющему входу сумматора, второй и третий управляющие входы которого подключены к соответствующим входам устройства, блок фиксации положения запятой, отличающееся тем, что, с целью экономии оборудования н повышения быстродействия, в устройство введены счетчик циклов, блок анализа операндов, дополнительные элементы И, элементы ИЛИ, два триггера, причем первые два входа блока управления подключены к выходам соответствующих триггеров, нулевые входы которых подключены к третьему входу устройства, единичный вход первого триггера подключен к выходу первого дополнительного элемента И, первый вход которого подключен

к выходу счетчика циклов, первый управляющий вход которого подключен к выходу второго дополнительного элемента И, первый вход которого подключен к выходу блока фиксации положения занятой, второй вход

счетчика циклов подключен к первому управляющему входу блока анализа операндов и к первому выходу блока синхронизации, второй и третий выходы которого подключены к первом} входу третьего и к второму входу

первого дополнительных элементов И, выход третьего дополнительного элемента И подключен к третьему входу счетчика циклов, а второй вход подключен к выходу элемента ИЛИ, входы которого подключены соответственно

к пятому и щестому выходам блока управления, седьмой выход которого подключен к второму входу второго дополнительного элемента И, нулевому входу первого триггера и к единичному входу второго триггера, третий

и четвертый входы блока управления подключены соответственно к первым двум входам устройства и к второму и третьему управляющим входам блока анализа операндов, входы которого подключены к выходам сумматора и

буферного регистра соответственно, выход блока а11ал;1за операндов подключен к пятому входу блока управления.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3725873, кл. 235-160, 1973.

2. Авторское свидетельство СССР 398948, кл. G 06F 7/50, 1973.