Оперативное запоминающее устройство с блокировкой неисправных элементов памяти Советский патент 1978 года по МПК G11C29/00 

1

Изобретение относится к области запоминающих устройств.

Известны оперативные запоминающие устройства (ОЗУ) с блокировкой неисправных элементов памяти.

Одно из них содержит накопитель с резервными элементами памяти, блоки выборки, записи и считывания и блок обнаружения неисправностей 1. Однако в этом ОЗУ проверка и обнаружение неисправности, а также блокировка и обход неисправных элементов памяти производится не в процессе щтатной работы ОЗУ в составе ЦВМ (т. е. не в процессе счета на ЦВМ), а в процессе проверки исправности основных блоков ЦВМ неред началом счета.

Наиболее близким к изобретению является ОЗУ с блокировкой неисправных элементов памяти, содержащее Л/ блоков памяти, объединенных в N групп (где ), jV-разрядный регистр числа, входы которого подключены к выходам коммутатора, основные входы которого соединены с выходами соответствующих блоков памяти, и блок контроля, соединенный с блоком управления 2. В этом ОЗУ контроль и обход неисправных элементов памяти проводится перед началом счета на ЦВМ, кроме того при блокировке неисправных элементов памяти пе учитывается информационный вес разряда. Указанные обстоятельства снижают надежность устройства.

Целью изобретения является повыщение надежности устройства. Поставленная цель

достигается тем, что устройство содержит /V-2 элементов ИЛИ, причем t-ый выход регистра числа (где , 2, ..., Л ) подключен ко входам i-ых блоков памяти i групп, начиная с первой, первый дополнительный вход коммутатора соединен с выходом второго блока памяти первой группы, /-ый дополнительный вход коммутатора (где , 3, ..., yV-1) через /-входовой элемент ИЛИ соединен с выходами соответствующих блоков памяти, выходы первого блока памяти второй группы и выходы первых t-1 блоков памяти t-ой группы, начиная с третьей, подключены соответственно к входам блока контроля, выходы которого соединены с входами соответствующих блоков памяти.

На чертеже изображена блок-схема предлагаемого ОЗУ, содержащего, например, девять блоков памяти, объединенных в три группы (т. е. ).

Устройство содержит грунны 1-3 блоков намяти. Блоки памяти каждой группы могут быть выполнены, например, на отдельном монолитном кристалле, представляющем собой интегральную схему (ИС), хравящую 3x16 бит, с соответствующей электроникой управления. Устройство также содержит коммутатор 4, трехразрядный регистр 5 числа с выходными 6 и входиыми 7 шииами, блок 8 контроля с управляющими шинами 9-11, блок 12 управления и 5 двухвходовый элемент ИЛИ 13. Три выхода регистра 5 подключены соответственно ко входам блоков памяти 1.1; 1,2 и 2,2; 1.3, 2.3, а также 3.3. Основные входы коммутатора 4 подключены соответственно к выходам блоков 1.1, 2.2 и 3.3. Первый дополнительный вход коммутатора 4 соединен с выходом блока памяти 1.2, а второй через элемент ИЛИ 13 подключен к выходам блоков 1.3 и 2.3. Выходы блоков 2.1, 3.1 и 3.2 подключены соответственно ко входам блока 8, выходы которого соединены со входами этих блоков. Информация в устройство записывается следующим образом. В блок 3.3 записываются значения третьих разрядов всех 16 слов, а в блоки 3.1 и 3.2 - значения тестовой информации (таким образом 2/3 ИС отведены для проверки исиравности ее кристалла тестированием). В блок 2.2 записы- 25 ваются значения вторых разрядов всех 16 слов, в блок 2.3 - значения третьих разрядов (последние используются в качестве резерва для ОЗУ в целом), а в блок 2.1 - значения тестовой информации (в данном 30 случае 1/3 ИС отведена для проверки исправности ее кристалла). В блок 1.1 записываются значения первых разрядов всех 16 слов, а в блоки 1.2 и 1.3 - соответственно значения вторых и третьих разрядов, 35 которые используются в качестве резерва. Таким образом, для третьих разрядов всех 16 слов блок 3.3 является рабочим блоком, а диагонально расположенные по отношению к нем} блоки 2.3 и 1.3 представ- 40 ляют собой резерв. Блоки резерва при выходе из строя рабочего блока подменяют его. Выходы резервных блоков объедине1 ы схемой ИЛИ 13, информация с выхода которой поступает через блок 4 и регистр чи- 45 ела 5 на шину 6 в случае отказа группы 3, а также в случае одновременного отказа групп 3 и 2. Аналогично, для вторых разрядов блок 2.2 - рабочий, а диагонально расположенный блок 1.2 - резервный. Инфор- 50 мация с последнего поступает на шину 6 в случае отказа группы 2. Блок 1.1 в связи с его малым информациониым весом не резервируется. Отсюда следует, что как глубина резервирования, так и глубина тести- 55 рования тем больше, чем выше информационный вес разряда. Процедура тестирования, т. е. запись некоторой контрольной информации по адресам, выделенным для тестирования, с после- 60 дующим считыванием и сравнением ее с ис1015 20 ходиой коитролыюй информацией, заканчивается выработкой сигнала сбоя на шине 11, если произошло несовпадение зиачений исходной и считаииой ииформации. Результат тестирования какой-либо группы блоков памяти оценивается как отрицательный, если хотя бы по одному из ее элементов памяти, т. е. хотя бы по одному биту, не произошло совпадения сравниваемых значений. Контрольная информация подается из блока 8 при наличии разрешающего сигнала от блока 12. При считываиии контрольной информации ее соответствие исходной определяется также блоком 8, на выходы которого информация ностуиает из блоков 3.1, 3.2 и 2.1. Определение исправных и неисправных групп блоков памяти позволяет не только подключить резерв для обеспечения надежной работы ОЗУ, но и при невозможности правильного считывания (когда выходят из строя ИС, приписанные к младшим разрядам) продолжать работу с ОЗУ в пониженной точности, зная величину потери точности на основании сигнала на шине 9. При необратимом характере каких-либо экспериментов иногда важнее получить информацию хотя бы с пониженной точностью, чем потерять ее вообще. Для этого в описанном ОЗУ перед началом штатной работы можно задать допустимый порог потери точности с помощью управляющих сигналов на щиие 10, т. е. задать режим, когда при определенном количестве неправильно считываемых разрядов не будет вырабатываться сигиал сбоя на щине И. Формула изобретения Оперативное запоминающее устройство с блокировкой неисправных элементов памяти, содержащее Л блоков памяти, объедииенных в N групп (где ), Л -разрядный регистр числа, входы которого подключены к выходам коммутатора, основные входы которого соединены с выходами соответствующих блоков памяти, и блок контроля, соединенный с блоком управления, отличающееся тем, что, с целью повышения надежности устройства, оно содержит Л-2 элементов ИЛИ, причем t-ый выход регистра числа (где , 2, ..., N) подключен ко входам i-ых блоков памяти i групп, начиная с первой, первый дополнительный вход коммутатора соединен с выходом второго блока памяти первой группы, /-ый дополнительный вход коммутатора (где , 3, ..., N-1) через /-входовой элемент ИЛИ соединен с выходами соответствующих блоков

памяти, выходы первого блока памяти второй группы и выходы первых i-1 блоков памяти 1-ой группы, начиная с третьей, подключены соответственно ко входам блока контроля, выходы которого соединены со входами соответствуюи,их блоков памяти.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3422402, кл. 340- 172.5, 1969.

2.Авторское свидетельство СССР № 439020, кл. G НС 29/00, 1972.