Устройство для управления режимамиОбМЕНА РЕзЕРВиРОВАННОй СиСТЕМы Советский патент 1981 года по МПК G06F11/20 H05K10/00 

(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЖИМАМИ ОБМЕНА РЕЗЕРВИРОВАННОЙ СИСТЕМЫ Изобретение относится к вычисли тельной технике и может быть использовано в резервированных системах управления, а также в адаптивных резервированных устройствах.повышенной надежности. Известен блок сопряжения межсекционных связей вычислительного комплекса, содержащий мажоритарные схемы m из п (где п т), клапаны блокировки мажоритирования, обходные клапаны, схемы сборок и регистр упра ления со схемой выработки управляющих сигналов, причем управляющие входы клапанов связаны шинами управления с соответствующими выходами схемы управления, подключенной к выходу регистра управления IJ. Однако при применении такого блока сопряжения вычислительного комплекса в автоматических системах недостаточно полно используются все возможности аппаратурной избыточносtH, в частности не обеспечивается перестройка структуры на оставшиеся исправные функционёшьные секции вы-. числительного комплекса при наличии одноименных неисправностей в отдельных секциях каждого из его каналов. что в целом снижает надежность авто.матической системы., Известна также система обработки данных с утроенными блоками, содер-жащая устроенные блоки обработки данных, соединенные при помощи утроенных стандартных соединений с блоками ЗУ. К каждому утроенному соединению блока системы для контроля потока информации подключен компаратор с мажоритарным органом таким образом, что компаратор в каждый момент оценивает данные, полученные по двум стандартным соединениям, а Моноритарный элемент - по трем стандартным соединениям Д. Недостатками известной системы являются потеря работоспособности при наличии отдельных неисправностей в двух или трех одноименных блоках памяти, а также отсутствие возможности работы.от любого одного исправного блока ЗУ, что снижает возможности такой системы. Наиболее близким к изобретению по технической сущности явля.ется устройство для управления режимом обмена маикоритарно-резервированной системы, содержащее дешифратор (дешифратор-шифратор), выходы которого соединены с входами соответствующих элементов ИЛИ, а входы с выходами регистра (регистр управления переадресацией), блок запрета режимов обмена, счетчик сбоев и блок анализа (блок контроля и адаптации структуры), первый и второй выходы которого соединены с соответствующими выходами регистра и дешифратора, а выходы - с первыми входа ми регистра, счетчика ,сбоев и блока запрета режимов обмена, второй вход блока запрета режимов обмена соединен с соответствующими выходами дешифратора з .

Недостаток известного устройства оно не обеспечивает режимы управлеНИН обменом мажоритарно-резервированной системы, которые достаточно полн использовали бы все возможности аппаратурной избыточности, в частности не обеспечивает автоматического изме нения адресов операндов (поканальная переадресация) и перестройку на оставшиеся функциональные блоки канало мажоритарно-резервированной системы при наличии одноименных неисправност в отдельных функциональных блоках кадого из каналов, что снижает надежность мажоритарно-резервированнбй системы, и не обеспечивает требуемую диагностичность ее сменных блоков.

Цель изобретения. - повышение надежности резервированной системы, функционирующей в режимах,с накоплением отказов, за счет поканальной переадресации и структурной перестроки различных массивов памяти запоминающих устройств, а так1же обеспечение диагностики неисправностей этой -системы в случаях такого количества и комбинации отказов в разрядах ячеек ЗУ, Koiupoe не позволяет работать с данньом массивом ни в мажоритарном режиме, ни в режиме переключения на любой один канал массива ЗУ (полный отказ во всех каналах массива постояной памяти с резидентными программами), зд счет автоматической переадресации этих блоков и выхода на программы самодиагностики, расположенные в других массивах ной памяти, т.е. расширение функциональных возможностей.

.Поставленная цель достигается тем, что в устройство, содержащее в каждом канале дешифратор-шифратор, входы которого подключены к выходам регистра управления переадресацией, счетчик сбоев, выход предпоследнего разряда которого соединен с входом триггера переадресации, входйщего в регистр управления переадресацией, причем вход счетчика сбоев подключен к контрольному входу устройства, а выход его последнего разряда соединен с контрольным выходом устройства, в каяодый канал введен блок,переадресации, первые входы которого сое

динены с соответствующими выходами дешифратора-шифратора, вторые входы - с инверсным выходом триггера переадресации, третьи входы подключены к адресным входам устройства, а выходы к адресным выходам устройства

Кроме того, каждый блок переадресации содержит первую группу элементов И-НЕ, вторую группу,элементов И-НЕ и элементы. НЕ, причем первые входы первой группы элементов И-НЕ подключены к первым входам блока переадресации, первые входы второй группы элементов И-НЕ - к вторым входам блока переадресации, вторые входы первой и второй групп элементов И-НЕ соединены с выходами соответствующих элементов НЕ,входы которых подключены к третьим входам блока переадресации, а выходы первой и второй групп элементов И-НЕ подключены соответственно к выходам блока перёадресации.

На чертеже представлена блок-схема устройства.

Резервированная система в каждом канале содержит центральный процессор 1 с блоком 2 контроля и адаптации структурь, блок 3 межканальных связей, запоминающие устройства 4, состоящие из блоков 5 оперативных запоминающих устройств (ОЗУ) и блоков б постоянных запоминающих устройств (ПЗУ), и устройство 7 для управления режимами обмена резервиу рованиой системы.

Устройство 7 для управления-режимами обмена содержит счетчик 8 сбоев регистр 9 управления переадресацией, дешифратор-шифратор 10, триггер 11 переадресации, входящий в регистр. 9 управления переадресацией, блок 12 переадресации, состоящий из первой группы элементов 13 И-НЕ, второй группы элементов 14 Й-НЕ и элементр.в 15 НЕ. Входы элементов 15 НЕ (треть й входы блока 12) подключены к адресным входам устройства 7, которые соединены с одноименными выходами раз-. РЯДОВ адресов центрального процессора 1, характеризующих положение Массива в блоках ЗУ (базовые адреса),а выходы этих элементов соответственно подключены к вторым входам первой 13 и второй 14 групп элементов И-НЕ. Первые входы элементов 13 И-НЕ (перт вые входы блока 12 переадресации) соединены с соответствующими выходами дешифратор-шифратора 10, а первые входы элементов 14 И-НЕ (вторые входы блока 12) подключены к инверсному выходу триггера 11 переадресации. Выходы регистров 9 управления переадресацией соединены с входами дешифратора-шифратора 10, а управление входами 16 этого регистра осуществляется информационно-адресными магистралями центрального процессора 1. Счетный вход счетчика .8 сбоев соединен с контрольным входом устройства 7 и далее подключен к контрольному выходу блока 2 контроля и гщаптации структуры, который представляет собой устройство, контролирующее работу блоков ЗУ ЦВМ и способное при наличии неисправностей отключать от ЦВМ неисправные Ълрки и подключать исправные (т.е. Осуществлять адаптацию структуры бл ков ЗУ при возникновении отказов). Выход предпоследнего разряда счетчи ка 8 сбоев подключен к единичному входу триггера 11, а выход последне го разряда счетчика 8 соединен с ко трольным выходом 17 устройства. Выходы первой 13 и второй 14 групп элементов И-НЕ являются выход ми блока 12 переадресации и подклю чены к адресным выходам устройства для управления режимами обмена, кот рые соединены с входами соответству щих базовых разрядов адреса (первые входы), определяющих номер подключа мого массива блоков 4 запоминающих устройств. Выходы адресов, харак-. теризующих номер ячейки в массивах ЗУ (вторые входы блоков 4), поразря но объединены и подключены к одноименным сщресным шинам центрального процессора 1 (на чертеже приведено подключение ьстадшего разряда адресов блоков 4 к центральному процес сору 1 и подключение их базовых .разрядов к блоку 12). Информационные выходы блоков 15 ОЗУ и 6 ПЗУ объединены по магистрал ному принципу и во всех трех канала соответственно подключены к мажоритарным входам блоков 3 межканальных связей, выполняющих функции мажоритирования или поканальной работы, в зависимости от кода перестройки, поступакяцего с управляющего выхода блока 2 на управляющий вход блока 3 причем информационные выходы блоков 3 подключены к одноименным входам центрального процессора 1. Устройство работает следующим образом. . В исходном положении при отсутствии неисправностей в мажоритарнорезервироваиной системе; регистр 9, триггер 11 и счетчик 8 имеют нулевые состояния. При этом с выходов дешифратора-шифратора 10, а также с инверсного плеча триггера 11 на первые входы элементов 13 и 14 И-НЕ пос тупают разрешающие высокие потенциалы. В процессе работы центрального процессора 1 с блоками 4 ЗУ на его адресных шинах формируются адреса блоков 5 и 6. Адреса,определяющие номер ячейки в массиве, поступгиот не посредственно на вторые входы всех блоков 4 ЗУ, а базовые адреса, определяющие номер подключаемого массива, дважды инвертируясь на элемента 15 НЕ и элементах 13 И-НЕ (или элементах 14 И-НЕ) , поступают на первые входы блоков 4 ЗУ. При этом к информационной магистрали подключается для работы тот блок ЗУ,адрес которого совпадает с базовым адресом на входах центрального процессора 1, и/информация с этого блока (например блок 5 ОЗУ), пройдя через мажоритарные элементы блока 3, поступает на информационные входы центрального процессора 1. В процессе длительного функционирования резервированной системы происходит накопление отказов в ее блоках 4 ЗУ. Появление отказов фиксируется в блоке 2, например, поразрядным межканальным сравнением информации и (или) контролем по модулю два. При наличии пересекающихся неисправностей в одноименных ярусах мажоритирования (например, отказ первого разряда в двух каналах одного из блоков 5 ОЗУ), блок 2 производит noHck неисправного канала этого блока 5 ОЗУ, например, анализом результатов контроля по модулю два в каждом из каналов либо по результатам тестового контроля, проведенного в каждом канале блока 5 ОЗу. Далее вьщачей соответствующего сигнала со своего управляющего выхода, блок 2 переключает мажоритарные элементы в блоках 3 на работу от одного канала исправного блока 5 ОЗУ. Однако в случаях появления любой неисправности в оставшемся блоке 5 ОЗУ данный массив памяти ОЗУ и программы в массивах памяти исправных ПЗУ, использующие адреса отказавшего массива 5 ОЗУ, становятся недоступными для их использования. Устройство позволяет в такой ситуации произвести преобразование адресов любого неисправного массива ОЗУ в адреса отказавшегося и тем самым исполнить указанные программы, находящейся в массивах постоянной памяти. С этой целью центральный процессор 1 по программе, обнаружевшей данную неисправность в блоке 5 ОЗУ, производит установку определенного кода на регистр 9 управления переадресацией, по которому на двух выходах дешифратора-шифратора 10, соответствующих базовым адресам анного неисправного блока ОЗУ и второго исправного блока ОЗУ, появяются сигналы, запрещающие прохожение базовых адресов от центральноо процессора 1. Появление на входах оответствующих двух элементов 13 -НЕ постоянных потенциалов логиеский О форми ует по входам базовых азр$адов ащреса блоков 5 ОЗУ. постояные потенциалы логическая 1, по оторым код базового адреса неисправого блока отличается от предыдущего

значения, а базовый адрес подключае;мого исправного блока соответствует адресу неисправного блока 5 ОЗУ. Причем, если центральный процессор 1 выходит на программу обращения к неисправному блоку 5 ОЗУ и фррмирует его адрес; за счет переадресации исправного и .неисправного блоков, происходит обращение к исправному блоку 5 ОЗУ.

Таким образом, преобразование адрсов исправных блоков 5ОЗУ в соответствующие адреса неисправных блоков позволяет центральному процессору 1 исполнять программы блоков ПЗУ, которые используют адреса неисправных в трех каналах блоков 5 ОЗУ. Программная переадресация блоков 5 ОЗУ, выполняемая установкой соответствунлцих кодов на регистр 9, позволяет гибко производить взаимозамену неисправных блоков на соседние исправные до тех пор, пока будет исправен хотя бы в одном канале любой блок 5 ОЗУ. Такиз меры повышения надежности резервированной системы особо эффективны при работе системы в экономичных энергетических режимах с от слючением-включением отдельных блоков резервированной системы, так как при этом замещение отказавших блоков 5 ОЗУ может осуществляться после включения блоков 5 ОЗУ находящихся в холодном резерве, и последующей их переадресации взамен неисправных. Неисправные блоки 5 ОЗУ в данном случае могут быть отключены по питанию.

В процессе накопления отказов,при котором все блоки 5 ОЗУ по всем каналам имеют неисправности, возможны ситуации распределения неисправностей между канёшами блоков 5 ОЗУ, имеющих различные базовые адреса, таким образом, что по любому разряду информации не будет отказов в m из п каналов. При этом объединение таких блоков 5 ОЗУ, принс1длёжащих различным базовым адресам и различным каналам резервированной системы, в мажоритарную структуру (усуанс вливает.ся мажоритарный режим в блоках 3), позволяет принимать правильно информацию за счет ее поразрядного мажоритирования. С этой целью устройство позволяет преобразовать, базовые адреса в разных каналах различных массивов 5 ОЗУ так, чтобы получить массив 5 ОЗУ, с которым можно работать в мажоритарном режиме. Данная цель достигается поканальной переадресацией массивов 5 ОЗУ. Для этого в каяэдом канале устройства 7 электрические цепи информационных входов 16 регистра 9 управления разводят таким образом, что запись каждого триггера в регистре 9 управления выполняется по своему, отличному от ;ругих каналов, разряду на информаЩионных выходах 16 центрального процессора 1. Например, первый разряд регистра 9 в перром канале записывается от первого разряда информационных входов 16, первый разряд регистра 9 второго канала - по второму разряду информационных входов 16, а первый разряд третьего канала по третьему разряду информационных входов 16. При наличии на регистрах кода, соответствующего поканальной ререадресации, на выходах дешифра торов-шифраторов 10 в каждом канале устанавливаются различные коды инфомации. Это позволяет осущестйлять /соответствующим образом переадресацию разных в каналах массивов 5 ОЗУ по трем каналам, приводить их к одному базовому адресу, который требуется по программе, и работать с эти блоками 5 ОЗУ в мажоритарном режиме системы.

Пример. Пусть мажоритарнорезерви рованная система имеет три массива блоков 5 ОЗУ, емкостью памяти 2К шестнсщцатиразрядных слов каждый, в диапазоне адресов

первый массив (базовый 601777Л адР OOOOOOg);

J

0 ВТОРОЙ

массив (базовый

003777д .ЗДР 0020009);

004000д| третий массив (базовый

0057778} °°°

При этом пусть неисправности по разр/вдам информации для всех трех каналов блоков 5 ОЗУ распределяются ч. следукндим образом:

Первый массив ОЗУ (1)

Ор 1р 2р Зр 4р ... 15р

Канал 1-1 Канал 2-1 Канал 3-1

Второй массив ОЗУ (II) Ор 1р 2р Зр 4р ... 15р

Канал 1-г I Канал 2-II Канал 3-II

Третий массив ОЗУ (III)

Ор 1р 2р Зр 4р ... 15р

Канал 1-1ц; Канал 2-1 I | Канал 3-1II Знаком X обозначен неисправный разряд в массиве по своему каналу. Показан отказ по соответствующему р ряду для всех ячеек массива (например, полупроводниковое ОЗУ). Ни один из массивов 5 ОЗУ не спо собен функционировать ни в мажоритарном режиме, ни в поканальных р& жимах. В процессе выполнения алго|ритмов работы данной системы произ(водится идентификация неисправносте к адресам ячеек массивов ОЗУ и разрядам информации в этих ячейках. Пр этом каждый, массив ячеек ОЗУ представляется iei виде матрицы, в которо столбцами является адреса ячеек ОЗУ а строками - разряды информации. Ра |Пределение неисправностей в массива ОЗУ в алгоритмах описывается матриц распределения .неисправностей. I Если предположить, что используют ся полупроводниковые ОЗУ, для которых отказ одного разряда в ячейке (одного элемента БИС) соответствует отказу целого массива по этому разряду, матрица распределения неисправ ностей будет соответствовать фигурам приведенным для массивов , II и II Если, например, необходимо исполнять прогрс1ммы ПЗУ, в которых задействованы адреса первого массива ОЗУ,по программе поиска неисправной конфигу рации блоков 5 ОЗУ, анализируются м рицы распределения неисправностей во всех трех массивах и трех каналах блоков 5 ОЗУ и выбирается из девяти каналов блоков 5,ОЗУ три канале, в которых отсутствуют пересекающиеся неисправности в одноименных ярусах (разрядах) мажоритирования. В данном случае одна из таких структур имеет вид Первый массив ОЗУ (О Ор 1р 2р Зр 4р ... 15р X Канал 1-1 Кангш 2-1 | Канал 3-1 Далее на регистр 9 устанавливается код, который в каждом из каналов устройства воспринимается дешифраторами-шифраторами 10 по разному . для первого канёша на всех выходах дешифратора-шифратора 10 потенциалы логический 1, что соответствует от сутствию переадресации для этого канала/ для второго канала на выходах дешифратора-шифратора 0 код, соответствующий базовому адресу второго массива блоков 002000а, для третьего канала - код, соответствующий базовому адресу третьего массива 0040008 Если центральный процессор 1 сформирует, например, адреса ООООООв001777а первого массива, по этому адресу к информационной магистрали подключается в первом канале первый массив, во втором канале - второй, а в третьем канала - третий массив блоков 5 ОЗУ. Таким образом, резервированная система может обеспечить исправную работу при наличии множественных отказов в ярусах мг1жоритирования. При длительной работе резервированной системы накопление отказов производится как в блоках 5 ОЗУ, где большинство из этих неисправностей парируется аппаратом, так и в блоках б ПЗУ. Работа многих управляющих ЦВМ начинается исполнение программ самопроверки ЦВМ, которые расположены в ПЗУ, с диагностикой возможных неисправностей.При этом возможны такие отказы в массиве ПЗУ (с адресов которого начина-, ется работа ЦВМ), которые не позволяют выполнить самопроверку ни в мажоритарном режиме, ни в режиме переключения на один исправный канала. Устройство позволяет введением автоматической переадресации по командам счетчика 8 сбоев переключаться на сщреса программы самопроверки, расположеь-ной в другом, независимом от отказавшего, массива. При этом по каждому включению ЦВМ резервированная система при отсутствии работоспособной конфигурации ПЗУ переключается из мажоритарного режима в режим работы одним блоком 6 ПЗУ путем переборов резервных каналов с помощью блоков 3 и 2 и повторного пуска программы с начального адреса. После каждого очередного перебора блоков 6 ПЗУ блок 2 на своем контрольном выходе формирует сигнал, который поступает на вход счетчика 8 сбоев. Количество таких возможных конфигураций блоков 6 ПЗУ подсчитывается счетчиком 8 и при достижении предельного количества сбоев, при котором все три канала блоков 6 ПЗУ имеют отказы, на первом выходе этого счетчика появляется сигнал, по которому триггер 11 устанавливается в единичное состояние. С инверсного плеча этрго триггера на первые входы схем 14 И-НЕ поступает потенциал логический О, по которому аналогичным образом происходит переадресация блоков 6 ПЗУ. Например, если исполнительный адрес неисправного блока 6 ПЗУ, явля- кхцийся начсшьным адресом включения центрс1льного процессора 1, равен 040000в,а исполйительный адрес исnpaiBHoro блока с прогргилмами диагностики - 060000g, а установкой в единичное состояние триггера 11 исправный блок б ПЗУ подключается к

центральному процессору 1. Появле- .; ние на выходе процессора начального адреса включения 0400008 воспринимается исправным CiKOKOjki 6 ПЗУ как адрес 060000 .Изобретение обеспечивает рав тоспособность .при множественных эах в различных массива} и каналах блоков ОЗУ, когда аппарат поканальной перестройки структуры этих блоков не способен обеспечить исправную работу, но имеется хотя бы одно сочетание каналов в различных массивах ОЗУ, обеспечивающее мажоритарный режим работы, что в целом повышает надежность резервированной системы.

При этом пределы коррекции ошибок, устройством в блоках ОЗУ можно определить следующим образом. Если ко личество массивов ОЗУ в каждом канале равно п, количество вариантов коррекции ошибок К в общем случае будет К. п с учетом того, что после переадресации массивов в любом из каналов информация по каждому разряду массива мажоритируется.

Формула изобретения

1. Устройство для управления режиTvjaMli p6Meaa .резервированной системы, содержащее в каждом канале дешифратор-шифратор, входы которого подключены к выходам регистра управления переадресацией, счетчик сбоев, выход предпоследнего разряда которого соединен с входом триггера переадресации, входящего в регистр управления переадресацией, вход счетчика сбоев подключен к контрольному входу устройства, а выход его последнего разряда соединен с контрольным выходом устройства, отчп.ичающееся тем, что, с целью повышения надежности и расширения функциональных возможностей устройства, оно содержит в каждом канале блок переадресации, первые входы Которого соединены с -соответствующими выходами дешифратора-шифратора, вторые входы - с инвере йы($ выходом триггера переадресации, третьи входы подключены к адресным входам « ойства, а выходы - к адресным выходам стройства.

2. Устройство .1, отличающееся тем, что блрк переадресации содержит первукз группу элё ментов И-НЕ, вторую группу элементов И-НЕ и элементы НЕ, причем первые входы первой группы элементов И-НЕ подключены к первым входам блока переадресации, первые входы второй группы элементов Иг-НЕ- к вторым входам блока переадресацни, вторые входы первой и второй групп элементов И-НЕ соединены с - выходами соответствующих элементов НЕ, входы которых подключены к третьим входам блока переадресации, а выходы первой и второй групп элементов И-НЕ подключены соответственно к выходам блока перегщресации.

Источники информации, принятые во-внимание при экспертизе

1.Авторское свидетельство СССР № 308430, кл. G Об F 15/16,1970.

2.Патент Франции № 2163284, кл. G 06 F 11/00, 1973.

3.Авторское свидетельство СССР 564637, кл. G 06 F 11/00, 1975 (прототип) .