Дискриминатор нулевых биений Советский патент 1979 года по МПК H03D13/00 

-(54) ДИСКРИМИНАТОР НУЛЕВЫХ БИЕНИЙ

через дополнительный фазоинвертор СОЬтветствующиё входы второго дополнительного коммутатора, при этом управляющие входы дополнительных коммутаторов подсоединены к выходу элемента сравнения, а выходы являются вБйсодами дискриминатора нулевых биеНИИ .

На чертеже приведена структурная элек грическ.ая схема предложенного устройства.

Дискриминатор нулевых биений содержит два квадратурных канала 1,2, вкаждом из которых включены последовательно фазовый детектор 3, фильтр нижних частот 4, ключ 5, на другой вход которого поданы тактовые импуль сы, блок памяти б, дифференцирующая цепь 7 и коммутатор 8, другой вход которого через фазоинвертор 9 подключен к выходу дифференцирующей цепи 7, а управляющий вход - к выходу блока определения знака сигнала 10, в каждом из квадратурных каналов 1 и 2 дифференцирующая цепь7 выполнена в виде последовательно соединенных линии задержки 11 и вычитателя 12, второй вход которого соединен с входом линии задержки 11, вход блока определения знака сигнала 10 соединен с выходом вычитателя 12, в каждый из квадратурных каналов 1 и 2 включены блок определения знака суммы 13, входы которого подключены к .входу и выходу линии задержки 11, и элемент равнозначность 14, первый вход которого соединен с выходом блока определения знака сигнала 10, а к второму входу подключен выход блока определения знака суммы 13 другого квадратурного канала, к выходам коммутаторов 8 подключены параллельно соединенные по входам, общие для обоих квадратурных каналов 1 и 2 элемент сравнения 15 и дополнительный коммутатор 16, к выходам элементов равнозначность 14 подключены один непосредственно, а другой через дополнительный фазоинвертор 17 соотв етствующие входы второго дополнительного коммутатора 18, при этом управляющие входы дополнительных коммутаторов 16,18 подсоединены к выходу элемента сравнения 15, а выходы являются выходами дискриминатора нулевых биений,входы 19,20,21,22, выходы 23,24.

Устройство работает следующим образе.

При подаче на входы фазовых детекторов 3 когерентно-импульсного сигнала UQ с несущей частотой f и опоных колебаний с частотой fQf, , сдвинутых друг относительно друга на 90° на выходе блоков памяти 6 образуются последовательносди прямоугольных импульсов с длительностью и периодом следования, равными длительности и периоду следования селектирующих им

.пульсов. Эти последовательности промодулированы колебаниями с частотой FQ , определяемой как Рд - f ,

сдвинутыми друг относительно друга на 90. Линии задержки 11 задерживают эти последовательности на период следования селектирующих импульсов. Блоки определения знака суммы 13 определяют знаки сумм сигналов, в зятых с входа и выхода линий задержки 11. Вычитатели 12 определяют разность этих же сигналов, а блоки определения знака сигнала 10 определяют знаки разностей. Элементы равнозначность 14 вырабатывают логическую единицу, если на их входы поступают одинаковые логические сигналы (пара логических нулей или пара логических единиц). Логические сигналы на их выходе зависят только от знака частоты ,

изменении знака F,

причем при

эти сигналы изменяются на обратные. При этом сигнал на выходе блока памяти 6 имеет вид

Чм(.

Сигнал на выходе блока памяти 6 имеет вид

UioCna--U 6in (Л5ПТчч о

Разность сигналов Ugfn 1 и того же сигнала, задержанного на период, имеет вид

AUqCn -2U cos(ftjnT--.V5in- Сумма сигналов и того же сигнала, задержанного на период, имеет вид

и,„Сп (5г.,пТ- .4i,xo5 Умножим iUqCnaMaTlu QLnl и .получим

UjCnl (ftjnT- - 4 o)5inftjT. Аналогично Можно получить

Ujji:n Au cm.sugCn:i -2u bin(ftjnT- wSi J

где nj - разность сигналов , EUqCnl - сумма сигналов UgCnl и u jLn-ll.

Знак величин Uj InJ и Ujj n зависит только от знака сомножителя SinSljT(T.e. от знака Si ), т.к. другие сомножители всегда положительные. Однако при некоторых значениях и n сигналы Uj n или Ujj In равны нулю, а знак, следовательно, достоверно определить нельзя.

Но если выбирать из сигналов Uj. Гп1и UjjCn сигнал с наибольшей амплитудной и по нему определять знак и. jто результат определения знака не будет зависеть от tfo и n, TI, к.

п и Uj,. n) равны

сигналы

нулю в разное время. В предложеннет устройстве с целью его упрощения ве личины Uj п и Uj. п не вычисля ются, а определяется лишь знак этих величин по знакам сомножителей. Для этого служат элементы равнозначность 14. Коммутаторы 8 упр ляются сигналами с выходов блока определения знака сигнала 10, и коммутируют сигналы, взятые с входа и выхода фазоинвертора 9, таким об разом, что на выходе коммутаторов 8 образуются сигналы всегда положител ной полярности. Элемент сравнения 15 сравнивает значения сигналов на выходах коммутаторов 8 и управляет дополнительными коммутаторами 16,18. В результ те этого второй дополнительный коммутатор 18 подключает выход 24 к элементу равнозначность 14 того квадратурного канала, где сигнал наибольший. Дополнительный фазоинвер тор 17 включен из-за того, что знак fif на выходе элемента равнозначность 14 квадратурного канала 2 п) получается обратным (сигнал U Дополнительный коммутатор 16 коммутирует сигналы, имеющиеся на выходах коммутаторов 8, таким образом, что на выход 23 поступает наибольший из них. Таким , на выходе 24 присутбтвует сигнал (логические О или ), зависящий от знака Pj/ а на выходе 23 - сигнал, зависящий от величины /sinfJjT/ , причем полярность этих сигналов не зависит от начальной фазы сигнала на входе 19 и от текущего времени и достаточно всего лишь двух импульсов на входе устройства ля определения зна ка частоты биений Fj . Таким образом, предложенное устройство обладает значительно повышен ным быстродействием. ФорМула изобретения Дискриминатор нулевых биений, содержащий два квадратурных канала, в каждом из которых включены последовательно фазовый детектор, фильтр нижних частот, ключ, на другой вход которого поданы тактовые импульсы. блок памяти, дифференцирующая цепь и коммутатор, другой вход которого через фазоинвертор подключен к выходу дифференцирующей цепи, а управляющий вход - к выходу блока определения знака сигнала, о т л и ч а ю щ и и с я тем, что, с целью повышения быстродействия, в каждом из квадратурных каналов дифференцирующая цепь выполнена в виде последовательно соединенных линии задержки и вычитателя,второй вход которого соединен с входом линии задержки, вход блока определения знака сигнала соединен с выходом вычитателя, в каждый из квадратурных каналов включены блок определения знака суммы, входы которого подключены к входу и выходу линии задержки, и элемент равнозначность , первый вход которого соединен с выходом блока определения знака сигнала, а к второму входу подключен выход блока определения знака суммы другого квадратурного канала, к выходам коммутаторов подключены параллельно соединенные по входам, общие для обоих квадратурныхканалов элемент сравнения и дополнительный коммутатор,к выходам элементов равнозначность подключены один непосредственно, а другой через дополнительный фазоинвертор, соответствующие входы второго дополнительного коммутатора при этом управляющие входы дополнительных коммутаторов подсоединены к выходу элемента сравнения, а выходы являются выходами дискриминатора нулевых биений. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР №490263, кл. Н 03 К 5/18, 1974.