Система выравнивания сигналов Советский патент 1979 года по МПК G01D5/247 

Изобретение относится к устройствам для выравнивания сигналов, появляющихся в нескольких информационных потоках, и может быть использовано в качестве буфера при считы- вании параллельно поступаниаей информации, записанной с высокой плотностью на магнитных носителях.

Известно считывающее корректирующее устройство для цифровой информации с сокращенным временем считывания информации 1.

Недостаток такого устройства заключается в том, что считанный бит информации должен ожидать остальные биты данного сообщения, поступающие на вход устройства с некоторым смещением во времени, что снижает плотность записи параллельной информации на магнитный носитель.

Наиболее близкой к изобретению по технической сущности является система выравнивания сигналов, содержащая последовательно подключенные входной регистр, сдвигающий буфер, содержащий N измерительных каналов и передающий буфер, а также блок контроля четности, тактирующее устройство, выходы которого соединены с синхронизирующими и считывающими входами соответствующих элементов, и блок контроля каналов, входы которого подключены к первому и второму сигнальным выходам сдвиганиего буфера, а его выход подключен к управляющему входу этого буфера 2 .

Недостатками этой системы яв.г1я.ют0ся:

1) Цепи контроля обнаруживают толъко серии пропущенных битов, ложные биты и единичные сбои при таком контроле не обнаруживаются. Это объясняется тем, что при заполнении информа5цией одного из каналов проверяются остгипьные каналы и, если обнаруживается канал, в котором нет ни одного бита информации, тогда формируется сигнал ошибки в данном канале.

0

В том случае, когда в канале по. явился ложный бит или вместо двух битов имеется один, сигнал ошибки не формируется, так как такое со5стояние цепями контроля не различается. Поэтому такиесообщения не корректируются и ошибочный бит некоторое время присутствует в измерительном канале.

0 2) При обнаружении ошибки в каиа-. ле и наруи е.иии четности сообщения в соответствующий разряд подается бит символа . Такое решение верно при условии, что бит информации пропущен, при возникновении ложного бита ошибка устранена не будет и на выход поступит ложное сообщение. Целью изобретения является повышение надежности получения достоверной информации. Это достигается тем, что в предлагаему 0 систему введены блок контроля кадрового интервала, блок идентификации сообщений и кадров и регистр коррекции, причем выходы регистра коррекции являются выходами системы, его информационные входы подключены к соответствующим входам и выходам блока контроля четности и передающего буфера, управляющий выход регистра коррекции соединен с вторым управляющим входом передающего буфера, первый упрс1вляющий вход которого подключен к первому управляющему выходу блока идентификации сообщений и кадров, а один из информационных входов соединен с вторым управляющим входом блок контроля каналов, управляющим входом блока контроля кадрового интервала и вторым управляющим выходом блока иде тификации сообщений и кадров, первый и второй входы которого подключены к единичным первому и второму выходам сдвигающего буфера, его выходы соеди нены с входами счи ывания этого буфе ра, третий сигнальный выход сдвигающего буфера подключен к входам блок контроля кадрового интервала, первый второй и третий управляющие выходы этого блока подключены к соответству щим управляющим входам блока идентификации сообщений и кадров, а второй и третий управляющие выходы, кроме тог-о, соединены с четвертым и пятым управляющими входами регистра коррек ции, один из информационных входов р гистра коррекции, а также его первый второй и третий управляющие входы по ключены соответственно к первому управляющему входу блока контроля ка-, налов, к выходу блока контроля каналов и к третьему управляющему выходу блока идентификации сообщений и кадров ; блок контроля кадрового интервала содерх(ит N ячеек контроля, каждая из которых содержит схему равенства, схему контроля сдвига вправо и схему контроля сдвига влево, выходы которых являются первым, вторым и третьим управляющими выходами блока, входы этих схем - его входами, а выходы схем контроля сдвига, кроме того, - и его управляющим входом; блок идентификации сообщений и кадров содержит схему идентификации ,со рбтений, схему формирования призна а сообщен 1я, схему формирования сигалов считывания, схему- идентификацииадрового интервала, схему разрешения ы,дачи сообщений, схему контроля сдвига и схему управления коррекцией кадрового интервала, при этом входы схеы идентификации сообщений являются первым входом блока, а ее выход соединен с первыми входами схем формирования признака сообщения и сигналов считывания, вторые входы которых являются входами тактовых сигналов, выходы схемы формирования сигналов считывания являются выходами блока, а ее входы управления подключены к выходам схемы управления коррекцией кадрового интервала, входы которой являются вторым и третьим управляющими входами блока, первый управляющий вход блока и его второй вход являются входами схемы идентификации кадрового интервала, первый, второй и третий выходы которого соединены с входами схемы разрешения вылачи сообщений, четвертый вход этой схемы соединен с выходом схемы контроля сдвига, а ее первый выход является третьим управляющим выходом блока, при этом второй ее выход соединен с входами управления схем идентификации сообщений, управления коррекцией кадрового интервала и схемы идентификации кадрового интервала, четвертый выход которой соединен с одним входом схемы контроля сдвига, причем другой вход этой схемы является входом для тактовых сигналов, кроме того, четвертый выход является вторым управляющим выходом блока, а пятый выход подключен к выходу запрета схемы формирования признаков сообщений, выход которой является первым управляющим выходом блока идентификации сообщений и кадров; регистратор коррекции содержит N ячеек коррекции и схему управления считыванием, которая содержит элемент или, ячейку признака сообщения, триггер, элемент НЕТ и вентиль, вход которого является входом для тактовых сигналов, а выход соединен с входами считывания ячеек коррекции и ячейки признака сообщения, вход которой является одним из информационных входов регистра, а выход - его управляющим выходом, информационные входы, а также управляющие первый, второй, четвертый и пятый входы регистра являются аналогичными входами ячеек коррекции, а их выходы - выходами регистра, при этом информационный служебный вход регистра, кроме того, является третьим управляющим входом ячеек коррекции и входом схемы управления считыванием, первый вход элемента ИЛИ которой является третьим управляющим входом регистра, другие входы элемента ИЛИ подключены к управляющим выходам ячеек коррекции, выход соединен с входом триггера, а выход триггера подключен к входу запрета элемента НЕТ, вход которого под ключен к первому управляющему входу регистра, а выход соединен с управляющим входом вентиля; ячейка коррекции содержит ячейку бита информации, три элемента ИЛИ, триггер ошибки, схему формирования сигнала коррекции, два вентиля и инвертор, при этом информационный вход ячейки коррекции через первый элемен ИЛИ соединен с входом ячейки бита ин формации, который через второй вход этого элемента ИЛИ подключен к выходу инвертора, а ее выход соединен с входами вентилей, выход первого из них является выходом ячейки коррекци а выход второго вентиля соединен с входом инвертора, при этом считывающий вход ячейки бита информации подключей к выходу второго элемента ИЛИ один вход которого является входом считывания ячейки коррекции, а друго и вторые входы вентилей соединены с выходом схемы формирования сигнала коррекции, первый и второй входы которой являются первым управляющим вх дом и входом ячейки коррекции, а тре тий подключен к выходу триггера ошиб ки, который является также управляющим выходом ячейки коррекции, трети управляющий вход которой является одним входом триггера ошибки, другой его вход соединен с выходом третьего элемента ИЛИ, входы которого являются вторым, четвертым и пятым управляющими входами ячейки коррекции; блок контроля каналов содержит Ы ячеек контроля, каждая из которых содержит схему разрешения контроля, схе му проверки каналов и схему сформирования сигнала ошибки, выходы которой являются первым и вторым выxoдa ш бло ка, его управляющие первый и второй входы - ее первым и вторым входами, а третий вход соединен с выходами схемы проверки каналов, первые входы которо являются первыми сигнальными входами блока, а вторые соединены с управляющими выходами остальных ячеек контро ля, при этом управляющий выход ячейки контроля является выходом схемы разрешения контроля, входы которой яв ляются вторыми сигнальными входами бл ка контроля каналов. ria фиг. изображена предлагае мая система, содержащая входной регистр 1, сдвигающий буфер 2, измерите ные каналы 3, передающий буфер 4, бло контроля четности 5, тактирующее устройство 6, блок 7 контроля каналов, блок 8 контроля кадрового интервала, блок 9 идентификации сообщений и кадров, регистр коррекции 10, ячейки перезаписи 11, ячейки 12 признака бита информации, ячейки 13 бита информации элемент ИЖ 14, триггеры 15, вентили 16, элемент ИЛИ 17, вентили 18, ячейки 19 контроля каналов, схему 20 разрешения контроля, схему 21 проверки канала, элементы И 22 и ИЛИ 23, схему 24 формирования сигнала ошибки, ячейки 25 контроля кадрового интервала, схему равенства 26, схему 27 контроля сдвига вправо, схему 28 контроля сдвига влево, элементы И 29, инверторы 30, схему 31 идентификации сообщений, элемент И 32, вентиль 33, схему 34 формирования признака сообщения, 35 формирования сигналов считывания, элементы ИЛИ 36, вентили 37, схему 38 идентификации кадрового интервала 38, логические схемы 39 и 40 соответственно обнаружения признака кадра и равенства, схему 41 разрешения выдачи сообщений, триггер 42, схему задержки 43, элементы ИЛИ 44, схему 45 контроля сдвига, схему 46 управления коррекцией кадрового интервала, схему 47 управления считыванием, ячейки коррекции 48, элемент ИЛИ 49, триггер 50, элемент НЕТ 51, вентиль 52, элементы ИЛИ 53, триггер ошибки 54, схему 55 формирования сигнала коррекции, вентили 56, инвертор 57, входы и выходы схем 58-86, Работа отдельных схем и всей системы происходит следующим образом. Сдвигающий буфер 2 содержит N идентичных измерительных каналов 3, в каждом из которых биты информации и их признаки продвигаются к выходу автоматически и независимо от движения аналогичной информации в других измерительных каналах. Принцип работы сдвигающего буфера 2 рассмотрим на примете измерительного канала 3-х (фиг,2), где X 1, 2 ... N. Информационные входы и выходы 60 и 61, нулевые выходы 63 ячеек 12 являются первыми сигнальными выходами, а выход 62 - управляющим выходом канала, единичные выходы 64 ячеек 12 являются вторыми сигнальными выходами измерительного канала, а выход 68 - его первым единичным выходом, единичные выходы 70 ячеек 13 являются третьими сигнальными выходами измерительного канала, а выход 69 - его вторым единичным выходом, вход 67 является считывающим входом, а выход 65 - управляющим входом измерительного канала. Кроме того, на фиг, 2 показан вход сброса и вход С, на который в прототипе поступают тактовые сигналы. Эти связи показаны для наглядности при рассмотрении принципа работы прототипа и предложенной системы. При этом видно, что для пролвижения информации между последовательно соединенными парами ячеек 12 и 13 тактовые сигналы не требуются. На входы поступают сигналы сброса и через элемент ИЛИ 14 они обнуляют триггергл 15. Бит информации, с;имвол О или , поступает на вкод 61 триггера 15 ячейки 13. При этом символ О никаких изменений не производит перебрасывает три1 а символ гер 15, и на его единственном выхо-де 70 формируется сигнал (потенциал). Одновременно бит признака информации символ , поступает на. з.ход 60 триггера 15 ячейки 12, который перебрасывается. При этом сигнал с нулевого выхода 63 снимается и формируется на.его единичном 64 выходе. Этот сигнал поступает на один вход ячейки перезаписи 11, и, если при этом следующая пара ячеек 12 и 13 свободна, то с нулевого выхода 63 ячейки 12 этой пары на второй вход ячейки 11 также поступает сигнал. В этом случае на выходе ячейки 11 формируется сигнал перезаписи, который поступает на входы вентилей 16, при этом бит информации и его признак переписываются в следующую пару ячеек 12 и 13. Одновременно сигнал с выхода ячейки 11 через элемент ИЛИ 14 поступает на входы триггеров 15 ячеек 12 и 13 дан ной пары и обнуляет их. При этом сни мается сигнал с выхода 70 ячейки 13, если он бил, а также с выхода 64 яче ки 12 и формируется на ее выходе 63, что свидетельствует о готовности дан ной пары ячеек 12 и 13 к приему очер ной информации. Выходная пара ячеек 12 и 13 в каж дом измерительном канале 3 своей яче ки перезаписи не имеет, поэтому инфо мация КЗ таких ячеек передается на выход буфера 2 считывающими сигналами поступающими на вход 67. В том случае, когда в канале 3 обнаружена серия пропущенных битов информации г на вход 65 поступает сиг нал ошибки, который через элемент ИЛИ 17 поступает на вход ячейки 12 выходной пары, обеспечивая переброс триггера в этой ячейке и формировани сигнала на единичном выходе 68 данно го канала 3. Функциональные-связи, поясняющие принцип работы передающего буфера 4 показаны на фиг. 3, где ячейки перезаписи 11 собраны по схеме И на три входа ячейки 12 идентичны ячейкам признака бита информации. Также пока заны информационные входы и выходы 61, 74, 75 и 60, при этом для удобст ва пояснения принципа работы системы вход 74 назван информационным служеб ным входом, а выход 75 - информацион ным служебнЕлм выходом, так как на вх 74 поступают и на выход 75 выдаются признаки кадров, в остальном этот ка ал (вентиль 18 и последовательно содиненные ячейки 13) аналогичен остальным каналам буфера 4. Кроме того, меются нулевые 63 и единичЕ1ые 64 выоды ячеек 12, синхронизирующий вход И и управляющий вход 77. БИТЫ информации, соответствующие одному сообщению, поступают на первые входы 61 вентилей 18, на вторые входы этих вентилей 18 и вход 77 ячейки 12 подается признак сообщения. При этом биты информации записывается в ячейках 13, а бит признака сообщения в ячейке 12. Признак начала кадра поступает на вход 74 и запоминается в ячейке 13. При поступлении признака сообщения в ячейку 12 с ее нулевого выхода 63 снимается сигнал и форг-труется на ее единичном выходе 64. Этот сигнал поступает на вход ячейки 11. ЕСЛИ следующий регистр свободен, то с его нулевого выхода 63 на другой вход ячейки 11 также поступает сигнал. Поэтому в момент поступления на третий вход ячейки 11 тактового (синхронизирующего) сигнала на ее выходе формируется сигнал перезаписи, который переписывает сообщение и его признак из ячеек 13 и 12, данного регистра в аналогичные ячейки следующего регистра. При этом ячейки 12 и 13 данного регистра возвращаютЬя в исходное состояние, при котором на выходе 63 ячейки 12 формируется сигнал ГОТОВНОСТ.И регистра к приему следующего сообщения. БЛОК 7 контроля каналов содержит V аналогичных ячеек контроля. Функциональные связи, поясняющие принцип работы блока, показаны на фиг, 4, где изображены ячейки 19-1, 19-x.,.19-N контроля каналов, третий управляющий вход и выход 78, второй 74 и первый 75 управляющие входы, первый 65 и второй 66 выходы ячеек 19 и блока 7, Кроме того, на фиг, 4 показаны сдвигающий буфер 2 и измерительные каналы 3-1, 3-х,. ,,3-N. Допустим, что канал 3-х заполнен битами информации до заданного уровня, тогда на вторых сигнальных выходах 64-х имеются сигналы, которые поступают на входы схемы 20. Этот сигнал поступает на третьи управляющие входы 78-х ячеек 19-1 и 19-N, которые проверяют состояние измерительных каналов 3-1 и 3-N. Предположим, что канал 3-1 заполнен информацией, а на выходе 78 1 формируется сигнал, поступающий на вход 78-1 ячейки 19-х. Этот сигнал через элемент ИЛИ 23 подается на вход элемента И 22, разрешая проверку измерительного канала 3-х. Если при этом на остальные входы элемента И 23 поступают сигналы с первого сигнального выхода 63 канала 3-х, что являет ся признаком отсутствия битов инфор мации в этом канале, то на выходе элемента И 22 формируется сигнал, к торый поступает на третий вход схемы 24 формирования сигнала ошибки. ria первый выход 65 ячейки 19-х в эт случае поступает сигнал ошибки,который поступает на управляющий вход 65-х канала 3-х. Кроме того, сигнал ошибки заполняется в схеме 24 ячей.«и 19-х. При поступлении на первый управляющий йход 75 признака текущего ка ра, сигнализирующего о начале анали за и коррекции сообщений данного кад ра, сигнал ошибки выдается на выход 66-х ячейки 19-х. При поступлении на второй управляющий вход 74 блока 7 признака нача ла следующего кадра сигнал ошибки сн мается с выхода 65-х. Сигнал ошибки .следующего кадра, при необходимости формируется зановоJ так как анализ состояний измерительных каналов 3 осуществляется непрерывно. Блок 8 контроля кадрового интерва ла содержит N ячеек контроля кадровых интервалов в каждом измерительном канале. Принцип работы блока 8 рассмотрим на примере одной ячейки контроля, функциональные связи которой приведены на фиг. 5, где изображены ячейки 25-х контроля кадрового интервала в канале 3-х, первый 71, второй 72, третий 73 управляющие выходы, управляющий вход 74 и входы 70 В табл. 1 фиг. 8 показан примерный код 110011 кадрового интервала, который следует в кгикдом измерительном канале 3 одновременно. Такой код достаточен для реализации сдвига вправо и влево на два такта .(два бита информации в канале). При сдвиге вправо выполняется операция п-еремещения бита информации впра во в данном канале. При сдвиге вле во выполняется операция сдвига впр во бита информации во всех каналах 3 кроме данного. В табл. 2 фиг. 8 приведены три пр мера, поясняющие принцип анализа кад рового интервала. Символом X обозначены неизвестные символы, поступающи в кадровый интервал из предшествующе го или последующего сообщений. Пример 1. Допустим, что код кадрового интервала соответствует за данному, тогда на входы 70-1, 70-2 и 70-5, 70-6 поступают сигналы, а на входы 70-3 и 70-4 они не поступают. В этом случае на выходе 7-1 формируется сигнаЛравенства, так как входы 70-3 и 70-4 соединены с входами элемента И 29 через инвертор 30. П р и м е р 2. Предположим, что в канале 3-х появился ложный бит инфор . мации при передаче сообщений данного кадра. Он смещает кадровый интервал влево. Поэтому на входе 70-3 появляется сигнал, а на входе 70-5 его нет. В этом случае на управляющем выходе 72 формируется сигнал сдвига вправо, rfa выходе 71 схемы 26 сигнала в этом случае не будет. П р и м е р 3. Допустим, что в канале 3-х потерян бит информации, когда кадровый интервал смещается вправо, ria выходе 71 схемы 26 сигнала в этом случае не будет. При этом на выходе 70-2 сигнала нет, а на выходе 70-4 он есть. Поэтому на выходе 73 формируется сигнал сдвига влево . Следует заметить, что схемы 27 и 28 .разрешаются только в моменты, когда на входах элементов И 29 этих схем имеется сигнал признака кадра, поступающий на управляющий вход 74- ячеек 25 блока 8. Функциональные связи, поясняющие принцип работы блока 9 идентификации сообщений и кадров, приведены на фиг. 6, где показаны первые 6S-1... 68-N и вторые 69-1.,. 69-Л входы блока, первые 71-1... 71-N, вторые 72-1... 72-N и третьи 73-1.,. 73-N управляющие входы, синхронизирующий вход ТИ, на который подаются тактовые сигналы, первый 77, второй 74 к третий 79 управляющие выходы, выходы 67-1, 67--2.. . 67-N блока, на которые поступают сигналы считывания. Схема 31 анализирует сигналы, поступающие на ее входы 68-1... 68-N, и при обнаружении сигналов на всех входах на выходе элемента И 32 формируется сигнал, который через вентиль 33, если он открыт, поступает на вход схемы 34, а также через элементы ИЛИ 36 на первые входы вентилей 37. Поэтому при подаче на вторые входы этих элементов тактового сигнала на выходах 67-1, 67-2... 67-N блока формируются сигналы считывания, а на выходе 77 - сигнал признака сообщения. Схема 38 анализирует сигналы, поступающие на ее входы 69-1,.. 69- N и 71-1, 71-М, и при обнаружении заданного числа, например Vn из N сигналов на входах 69-1... 69-N , на вы- . ходе 80 схемы 39 формируется сигнал предполагаемого начала кадрового интервала. Этот сигнал через третий выход 80 схемы 38 поступает на вхол схемы 43 и триггера 42, который пе1 5яебрасывается, при этом снимается сигнай с выхода 82 схемы 41, и вИ(дача сообщений запрещается, так как закрывается йентиль 33 схемы 31. Одновременно снимается сигнал Запрета с управляющего входа схемы 46, а также сигнал с управляющего входа схемы 38. Если это был ложный признак кадрового интервала, то задержанный сигнал с выхода схемы 43 через первый элемент ИЛИ 44 поступает на другой вход триггера 42, который возвращается в исходное состояние, и на выходе 82 формируется сигнал, в том случае, когда логическая схема равенства 40 обнаруживает и сигналов из N , поступающих на ее входы 71-1... 71 - N , то формируется сигнал, подтверждающий наличие кадрового интервала в сдвигающем буфере 2 (фИг. 1, 2, 5). Этот сигнал с выхода 86 поступает на вход схемы; 39 и через второй выход схемы 38 на вход схемы 43, которая сбрасывает зад: ержанный сигнал. Схема 3S в этом случае формирует сигнал признака кадра, который через четвертый выход схемы 38 поступает на второй управляющий, выход 74 блока 9 (фиг, 1), а так же на вход схемы 45, разрешая контрол сдвига. Одновременно сигнал Формируется и на выходе 85 схемы 39, который через пятый выход схемы 38 поступает на вход схемы 34, запрещая формирование признаков сообщения. Если при этом на все входы 71-1.. 71- N схемы равенства 40 поступают сигналы равенства (фиг. 5), то на ее выходе 84 формируется сигнал, который через первый выход схемы 38 поступает на первый вход второго -элемента ИЛИ 44. В том случае, когда обнаружено смещение кадрового интервала в каком либо из каналов 3 (на фиг. 1, 2, 5) за счет появления ложного бита или в результате пропуска действительных битов информации, тохда на выходе 81 схемы 40 сигнал не формируется. Одна ко в этом случае поступает сигнал на один из входов 72-1...72-N схемы 46, При этом на соответствующем ее выходе формируется сигнал. Допустим, что сигнал поступает на выход 72-1 схемы 46. Этот сигнал через элемент ИЛИ 36 схемы 35 подается на вход вентиля 37. Поэтому очередной тактовый сигнал, поступающий на вторые входы вентилей 37, сформирует на выходе 67-1 блока 9 считывающий сигнал. При этом выполняется on рация сдвига вправо на один бит информации, в канале 3-1 (фиг. 1, 2, 5) Одновременно тактовый сигнал пос.тупает на вход схемы 45, которая контролирует такты сдвига. При формировании сигнала на выходе 73-1 схемы 46 он через элементы ИЛИ 36-поступает на входы всех вентилей 37, кроме данного. Поэтому оче редной тактовый сигнал поступает через открытые вентили 37 на выходы 67-2... 67-N блока 9. При этом выпол няется операция сдвига влево битов информации во всех каналах 3-2,. 3-N, кроме данного 3-1 (фиг. 1, 2, 5) , После обработки заданного количества тактов сдвига на выходе схемы 45 формируется сигнал, поступающий на второй вход второго элемента ИЛИ 44. С выхода второго элемента ИЛИ 44 сигнал поступает на третий управляющий выход 79 блока, а также через первый элемент ИЛИ 44 - на вход триггера 42 и возвращает его в исходное состояние. При этом ка выходе 82 схемы 41 формируется сигнал, который поступает на входы управления схем 46 и 38, схема 46 запрещается, а с выхода 74 схемы 38 снимается сигнал признака кадра. Кроме того, сигнал с выхода 82 подается на управляющий вход вентиля 33 и открывает его. Поэтому схема 31 по результатам анализа сигналов, поступающих на входы 68-1.,, 68-N, одновременно открывает все вентили 37, и тактовые сигналы подаются на выходы 67-1, 67-2,,. 67-N, обеспечивая считывание полных слов кадрового интервала из каналов 3 сдвигающего буфера 2 (фиг. 1). « днако при этом схема 34 остается закрытой сигналом, поступающим с выхода 85 схемы 38, поэтому на выходе 77 признаки таких сообщений не формируются, а это означает, что они в передающий буфер 4 не передаются (фиг, 3). Сигнал на выходе 85 схемы 39 снимается после того, когда на ее входы 69-1, ,.,, 69-N перестанут поступать слова, соответствующие коду кадрового интервала. После этого блок 9 обеспечивает формирование и передачу полных сообщений нового кадра. Функциональные связи, поясняющие принцип работы регистра коррекции 10, приведены на фиг, 7, где показаны управляющие входы первый 76, второй 66-1 ,., 66-х ,.. 66-N, третий 79, четвертый и пятый 72-1 .,. 72 х.., 72-N и 73-1... 73-х .,. 73-Ы соответственно, информационные входы 60, 61-1 75,,, 61-N, вход считывания ТИ, а также управляющий выход 63 и выходы 61-1,,, 61-х ,,, 61-N. Биты информации текущего сообщения поступают на входы. 61 регистра . 10, При этом бит информации через первый элемент ИЛИ 53 поступает на вход ячейки 13 и запоминается в ней, БИТ признака сообщения подается на вход 60 ячейки 12 и запоминается в ней, при этом снимается сигнал с выхода 63 и формируется иа,единичном выходе 64 схемы 47, с выхода которой он поступает на входы схем 55 ячеек 48, Тактовые сигналы через вентиль 52, если он открыт, подаются на считывающие входы ячеек 48 и через вторые элементы ИЛИ 53 на входы считывания ячеек 13, При этом биты информации, хранящиеся в них, через первый вентиль 56 поступают на выход 61-1 ... 61-х .„, регистра 10. Одновременно тактовый сигнал поступает на вуод считывания ячейки 12, которая перебрасывается, и сигнал с единичного выхода 64 снимается и формируется на нулевом выходе, с которого Подается на управляющий выход 63. Поэтому очередное сообщение из пере дающего буфера 4 (фиг. 1) передается в регистр 10.. Так продолжается до тех пор, пок не будет обнаружена олибка четности в текущем сообщении. Сигнал ошибки четности поступает на вход 76 регис ра коррекции 10, с входа 76 он поступает через элемент 51 на управля ющий вход вентиля 52 и закрывает ег Считывание сообщений на выход 61 ре гистра 10 прекращается, и сообщение требующее коррекции, задерживается в регистре 10. Кроме того, сигнал с входа 76 регистра 10 поступает чере первый управляющий выход ячеек 48 н ВХОДЫ схем 55, частично разреш.ая их Предположим, что на вход 66-1 или 72-1, или 73-1 поступает сигнал. Это сигнал через третий элемент ИЛИ 53 подается на вход триггера 54 и пере брасывает его, при этом на его выхо де 84 формируется сигнаш ошибки, поступающий на вход схемы 55. Так как в этом случае на все три входа схемы 55 ячейки 48-1 поступают сигналы, то на ее выходе формируется сигнал коррекции, который поступает на входы вентилей 56, закрывая первый и откры вая второй, а через второй элемент ИЛИ 53 этот сигнал поступает на вход считывания ячейки 13., При этом бит информации с выхода ячейки 13 через второй вентиль 56, инвертор 57 и пер . вый элемент ИЛИ 53 подается на вход ячейки 13, в которой и запоминается но уже инвертированный бит информации. Кроме этого, сигнал ошибки с выхода 84 триггера 54 через вход 84г1 схемы 47 поступает на вход элемента ИЛИ 49 к с его выхода - на вход триг гера 50f который перебрасывается, и на его выходе фop шpyeтcя сигнал, по ступающий на вход элемента йБТ 51. При этом запрещается подача сигнала с чибки четности с входа 76 элемента 51 на управляющий вход вентиля 52, и вентиль 52 открывается. Поэтому тактовые сигналы через вентиль 52 по ступают на входы считывания ячеек 48 и откорректированное сообщение выдается на выход 61-1 - - 61-N регистра 10. Регистр 10 освобождается от данного сообщения, сигнал с единичного 64 выхода схемы 47 снимается и формируется на нулевом выходе 63. При этом на вход регистра 10 поступает очередное сообщение. Если в этом сообщении возникает ошибка четности, то коррекция его выполняется аналогично. Так продолжается до тех пор, пока на вход 75 регистра 10 поступит сигнал признака кадра. Этот сигнал поступает на информационный вход б 1-х ячейки 48-х, а также на третьи управляющие входы 83 ячеек 48 и вход сброса 83 схемы 47. При этом сигнал поступает на входы триггеров 50 и 54 схемы 47 и ячеек 48 и возвращает их в исходное состояние, при котором сигналы с выходов триггеров 50 и 54 снимаются. В том случае, когда на входы 66, 72, 73 сигналы не поступают,а на вход 76 поступает сигнал ошибки четности, закрывающий вентиль 52, этот вентиль открывается также сигналом, который приходит на третий управляющий вход 79 регистра 10, Этот сигнал через элемент ИЛИ 49 поступает на.вход триггера 50 и перебрасывает его, при этом вентиль 52 открывается. Рассмотрим принцип работы системы . выравнивания сигналов (фиг, 1). Смещенные во времени нулевые (О) и единичные { 1 ) биты информации поступают на входы входного регистра 1. Из нулевого бита информации формируется признак бита информации который поступает на информационный вход 60 соответствующего измерительного канала 3. Из единичного бита информации формируются бит информации (символ ) и его признак, которле поступают на инфЬрмационные.входы 61 и 60 соответствующего измерительного канала 3. В измерительных каналах 3-1 ... 3-х ... 3-М сдвигающего буфера 2 бит информации и его признак автономно (независимо от других каналов) продвигаются к выходу, где останавливаются и ожидают формирования полных сообщений. При этом сигналы с единичных первого 68 и второго 69 выходов каждого измерительного канала 3 Подаются на первый и второй входы блока 9 идентификации сообщений и кад-i ров. БЛОК 7 контроля каналов по сигналам, поступающим на первый 63 и второй 64 сигнальные выходы сдвигающего буфера 2, осуществляет непрерывный контроль за состоянием измерительных каналов 3. В случае обнаружения в канале серии пропущенных битов блок 7 формирует сигнал ошибки, который с его первого выхода 65 поступает в соответствующий измерительный канал 3 для обеспечения его работоспособности. Кроме того, сигнал ошибки запоминается в блоке 7. Блок 8 контроля кадрового интервала по сигналам, поступающим на третий сигнальный выход 70 сдвигающего буфера 2, Определяет время. когда в буфере 2 находится ка,цровый (разделительный) интервал. Сигналы о наличии или отсутствии кадрового интервала непрерывно поступают с первого управляющего выхода блока 8 на соответсявующий вход блока 9. БЛОК 9 идентификации сообщений и кадров по сигналам, поступающим на его первый вход 68, определяет наличие на выходе сдвигающего буфера 2 полного сообщения и формирует в этом случае сигналы считывания, поступающие с его выхода на входы 6 всех измерительных каналов 3. Поэтому полные сообщения поступают на информационные входы 61 передающего бу фера 4. Одновременно на первый управ ляющий вход буфера 4 с выхода 77 бло ка 9 поступает признак сообщения. Тактовые сигналы, поступающие с выхода тактирующего устройства 6, обе спечивают продвижение таких .сообщений и их признаков на выход передающего буфера.4. Если корректирующий регистр 10 свободен, то на второй управляющий вход 63 передающего буфера 4 поступает сигнал, поэтому со общение из буфера 4 поступает на ин формадионные входы 60, 61 и 75 регистра 10, а также на входы блока 5 контроля четности. Признак текущего кадра следует в составе первого сообщения этого кадра, кроме того, по ступает с информационного служебного выхода 75 и на первый управляющи вход блока 7,. на втором выходе 66 к торого Формируется сигнал ошибки в соответствующем измерительном канале 3, если он был при передаче сообщений данного кадра.Этот сигнал подается на второй управляющий вход регистра Ю,, Если на первый управляющий вход 76,регистра 10 не поступает сигнал ошибки четности, то сигналы считыва ния с выхо,да тактирующего устройств б считывгшзт сообщение из регистра 1 на выход 61 системы. При этом на ег выходе 63 формируется сигнал готовности регистра 10 к приег у очередно го сообщения.Этот сигнал поступает на второй управляющий вход буфера 4 При этом очередной тактовый сигнал, поступающий с выхода тактирующего устройства 6 на вход буфера 4, пере писывает из буфера 4 .в регистр 10 очередное сообщение, а блок 5 осуществляет контроль четности этого сообщения и формирует на выходе 76 соответствующий сигнал. Допустим, что на вход 76 регистра 10 подается сигнал ошибки четности, тогда регистр 10 с учетом ощиб ки в измерительном канале, которая подается на его вход 66, осуществля ет коррекцию бита информации в соответствующем разряде данного сообщения. После этого откорректированное сообщение поступает на выход 61 системы. В том случае, когда на второй управляющий вход 66 регистра 10 сигнал ошибки в канале не подается, а на первый управляющий вход 76 поступает сигнал ошибки четности, выдача сообщений на выход 61 системы приостанавливается и сообщение, требующее коррекции, остается в регистре 10. При этом вход 63 передающего буфера 4 сигнал не подается и текущие сообщения данного кадра накапливаются в буфере 4. БЛОК 9 идентификации сообщений и кадров по сигналам, поступающим с вторых единичных выходов 69 измерительных каналов 3, а также с выхода 71 блока 8, определяет момент, когда кадровый интервал поступает на выход сдвигающегобуфера 2. При этом передача сообщений из буфера 2 в буфер 4 приостанавливается и на втором управляющем выходе 74 блока 9 формируется сигнал признака очередного кадра, который подается на второй управляющий вход блока 7 и. снимает сигнал ошибки с его первого выхода 65, если он был, а также признак кадра поступает на информационный служебный вход передающего буфера,где он запоминается до поступления на его вход первого сообщения этого кадра. С этим сообщением признак ,.кадра продвигается на выход передающего буфера 4. Кроме Toio, с выхода 74 блока 9 признак кадра поступает на управляющий вход блока 8, разрешая формирование на втором 72 и .третьем 73 управляющих выходах сигнала ошибки кадрового интервала, т.е. наличие ложных или единичных пропущенных битов информации в сообщениях данного кадра, которые приводят к смещению кадрового интервала в соответствующих измерительных каналах 3 (табл. 1 и 2). Эти сигналы с выходов 72 и 73 блока 8 поступают на регистр 10, который с учетом ошибки четности корректирует текущие сообщения данного кадра, после чего такие сообщения поступают на выход 61 системы. Одновременно эти сигналы подаются на второй 72 и третий 73 управляющие входы блока 9, который осуществляет коррекцию кгадрового интервала путем форГШрования считывающих сигналов на соответствующих выходах 67-х (х1 2....N), При этом кадровые интервалы в соответствующих измерительных каналах 3-х смещаются вправо или влево. После коррекции кадрового интервала или их равенства заданному коду с выхода 74 блока 9 снимается сигнал признака кадра, и выходы 72 и 73 блока 8 закрываются,а блок 9 определяет полные сообщения и считывают их на выход 61 сдвигающего буфера 2

Однако в течение коррекции кадрового интервала и считывания слов кадрового интервала на выходе 77 блока 9 признаки сообщений не формируются. Поэтому такие слова в передающий буфер 4 не поступают.

После окончания коррекции кадрового, интервала на третьем управляющем выходе 79 блока 9 формируется сигнгш, поступающий на третий управляющий вход регистра 10. Этот сигнал разрешает выдачу сообщений на выход 61 системы даже в том случае, когда нет сигналов ошибки ни в каналах, ни в кадровом интервале и сообщение не может быть откорректировано,хотя на вход 76 поступает сигнал ошибки четности. Такая выдача сообщений будет продолжаться до поступления на вход 75 регистра 10 признака следующего кадра,

В случае переполнения какого-либо из измерительных каналов 3 на выходе 62 этого канала формг-труется сигнал. Этот сигнал мЬжно использовать для управления скоростью считывания информации с магнитного носителя и подачи сообщений на вход регистра 1.

Таким образом, предложенная система обеспечивает коррекцию не только серий пропутценных битов информации, но также и коррекцию сообщений при возникновении в измерительных каналах единичных пропусков или ложных битов. Кроме того, она обеспечивает периодический контроль (по окончанию кадра сообщений.) измерительных каналов и их освобождение от ошибочных битов информации, появляющихся в таких каналах. Это повьлиает надежность получения достоверной информации.

ФорГЛула изобретения

1. Система выравнивания сигналов содержащая последоватй.пьно подключенные входной регистр, СДЕКГЭЮЩИЙ буфер, содержащий N измерительных каналов и передающий буфер, а также блок контроля четности, тактирующее устройство, выходы которого соединены с синхронизирующим;; и считывающими вxoдa Iи соответствутощих элементов, и блок контроля Коналов, вко.трл которого подкльэчекы к первому и второму сигнальным выходам сдвигающего буфера, а его выход подключен к управляющеглу входу этого буфера, о т с цечто,

л и ч а ю. щ а я

я т;

повышения нешежьгости получения достоверной информации, з нее введены блок контроля ка.дровсго интервала, блок идентификации сообщений и кадров и регистр коррекции, причем выходы рвгис.сра коррекции являются

выходами системы, его информационные входы подключены к соответству- . ющим входам и выходам блока контроля четности и передающего буфера, управляющий выход регистра коррекции соединен с вторы.м управляющим входом передающего буфера, первый управляющий вход которого подключен к первому управляющему выходу блока идентификации сообщений и кадров,

а один из информационных входов соединен с вторым управляющим входом блока контроля каналов, входом блока контроля кадрового интервала и вторым управляющим выходом блока

идентификации сообщений и кадров, первый и второй входы которого подключены к единичным первому и второму выходам сдвигающего буфера, его выходы соединены с входами считывания этого буфера, третий сигнальный выход сдвигающего буфера подключен к входам блока контроля кадрового интервала, первый, второй и третий управляющией выходы этого блока подключены к соответствующим управляющим входам блока идентификации сообщений и кадров, а второй и третий управляющие выходы, кроме того, соединены с четвертым и пятым управляющи1 1и входами регистра коррекции, один из информационных входов регистра коррекции, а также его первый, второй и третий управляющие входы подключены соответственно к первому управляющему входу блока контроля каналов, к

выходу блока контроля четности, к

второму выходу блока контроля каналов и к третьем управляющему выходу блока идентификации сообщений и кадров.

2,Система по п. 1, отличаю щ а я с я тем, что блок контроля

кадрового интервала имеет N ячеек контроля, каждая из которых содержит схем. равенства, схему контроля сдвига вправо и схему контроля сдвиi a влево, выходы которых являются первым, вторым и третьим управляющими выходами блока,входы этих схем его входами, а входы схем контроля сдвига, кроме того, - и его управляющим входом.

3.Система по п. 1, отличающаяся тем, что блок идентификации сообщений и кадров содержит схему идентификации сообщений, схему

формирования признака сообщений, схему формирования сигналов считывания, схему идентификации кадрового интервала, схему разрешения выдачи сообщений, схему контроля сдвига и схему

управления коррекцией кадрового интервсша, при этом входы схемы идентификации сообщений являются первым входом блока, а ее выход, соединен с первыми входами схем формирования

признака сообщений и сигналов считывания, вторые входы которых являются Входами тактовых сигналов выходы схемы формирования сигнгиюв считывания являются выходами блока, а ее входы управления подключены к выходам схемы управления коррекцией кадрового интервала, входы которой являются вторым и третьим управляющими входами блока, первый управляющий вход блока и его второй вход являются входами схемы идентификации кадро вого интервалШ, первый, второй и тре тий выходы которой соединены с анало гичными входами схемы разреамения выдачи сообщений, четвертый вход этой схемы соединен с выходом схе№л контроля сдвига, а ее первый выход является третьим управляющим, выходом бло ка, лри этом второй ее выход соедине с входами управления схем идентифика ции сообщений, управления коррекцией кадрового интервала и схемы идентифи кации кадрового интервала, четверт л1й выход которой соединен с одним входом схемы контроля сдвига, причем другой вход этой схемы является входом для тактовых сигналов, кроме того, четвертый выход является вторым управляющим выходом блока, а пятый выход подключен к входу запрета с.хемы формирования признаков сообщений выход которой является первым управляющим выходом блока идентификации сообщений и кадров. 4. Система по п. 1, отличающаяся тем, что регистр коррекции содержит N коррекции, и схе му управления считыванием, которая содержит элемент ИЛИ, ячейку призна ка сообщения, триггер,- элемент riET и вентиль, вход которого являеася в дом для тактовых сигналов, а выход соединен с входам считывания ячеек коррекции и ячейки признака сообщения, вход которой является одним из информационных входов регистра, а выход - его управляющим входом, информационные входы, а также управляющие первый, второй, четвертый и пятый входы регистра являются аналогичными входами ячеек коррекции, а их выходы - выходами регистра, пр этом информационный служебный вход регистра, кроме того, является третьим управляющим входом ячеек коррекции и входом cxeivbi управления сч тыванием, первый вход элемента ИЛИ которой является третьим управляющи входомрегистра, другие вхол элеме та ИЛИ.- подключены к управляющим выходам ячеек коррекции, выход соединен с входом триггера, а выход триг гера подключен к входу запрета эле «внта riET, вход которого подключен к первому управляющему входу регистра, а выход соединен с управляющим входом вентиля. 5.Система по п. 4, отличающая с я Тем, что ячейка коррекции содержит ячейку бита информации, три элемента ИЛИ, триггер ошибки, схему формирования сигнала коррекции, два вентиля и инвертор, при этом информационный вход ячейки коррекции через первый элемент ИЛИ соединен с входом ячейки бита информации, который через второй вход этого элемента ИЛИ подключен к выходу инвертора, а ее выход соединен с входами вентилей, выход первого из них является выходом ячейки коррекции, авыход второго вентиля соединен с входом инвертора, при этом считывающий вход ячейки бита информации подключен к выходу второго элемента ИЛИ, один вход которого является входом считывания ячейки коррекции, а другой и вторые входы вентилей соединены с выходом схемы формирования сигнала коррекции, первый и второй входы которой являются первым управляющим входом и входом ячейки коррекции, а третий подключен к выходу триггера ошибки, который является также управляющим выходом ячейки коррекции, третий управляющий вход которой является одним входом триггера ошибки, другой его вход соединен с выходом третьего элемента ИЛИ, входы которого являются вторым, четвертым и пятым управляющими входами ячейки коррекции. 6,Система по п. 1, отличающаяся тем, что блок контроля каналов содержит N ячеек контроля, каждая из которых содержит схему разрешения контроля, схему проверки каналов и схему формирования сигнала ошибки, выходы которой являются первым и вторым выходами блока, его управляющие первый и второй входы ее первым и вторым входами, а третий вход соединен с выходами схемы проверки каналов, первые входы которой являются первыми сигнальными входами блока, а вторые соединены с управляющими выходами остальных ячеек контроля, при этом управляющий выход ячеек контроля является выходом схемы разрешения контроля, входы которой являются вторыми сигнальными входами блока контроля каналов. Источники информации, принятые во внимание при экспертизе 1,Патент США № 3164774, 328-61, 1968. 2,П-атент США № 3509531, кл. 340-146„1, 1970 (прототип).

Фиг 3

Фuг.S