Вычислительное устройство Советский патент 1979 года по МПК G06J1/02 

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

1

Изобретение относится к области цифровой вычислительной техники и пред лазначено для решения задач управления, содержащих операции извлечения корня, при жестких требованиях к весу и габаритам устройства.

Реализация известных устройств извлечения квадратного корня требует больших затрат оборудования.

Известно вычислительное устройство, содержащее регистры памяти, согласую- щие регистры групп разрядов первого и второго операндов, согласующий регистр группы разрядов множителя-част-ного, формирователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата, узел формирования адреса регистра памяти, бпок умножения на масщтабный коэффициент 2 , причем первый, и хретий входы коммутатора-умножителя

соединены с. выходами формирователя раз рядов частотного и согласующих peгиctров групп разрядов второго операнда и множителя-частного, входы которых подключены к выходу коммутатора считывания, входы которого соединены с выходами регистров памяти, выход согласующего регистра группы разрядов первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножителя,а выход - ко входу триггера знака суммы, другому входу формирователя разрядов частотного и входу согласующего регистра группы разрядов результата, выход которого соединен со входом блока умножения на масштабный коэффици-

VK

ент 2 , адресные входы регистров памяти соединены с выходами узла формирования адреса регистра памяти, а информационные входы регистров памяти Соединены с выходами коммутатора записи, ко входам которого подключены выходы 2-i -ых разрядов (,..-, Ц-) блока ум-rr r s- v v -.v--. . ножения на масштабный коэффициент 2 и выход согласующего регистра группы разрядов множителя-частного, другой вход которого соединен с выходом формирователя разрядов частного, первый управляющий В7ЮД блока умножения на масштабный коэффициент 2 соединен с шиной показателя масштабного коэффициента, а второй управляющий вход - с шиной управляющих потенциалов, которая соединена также со входом узла формирования адресов регистров памяти и с четвертым входом коммутато ра-умножителя, выход коммутатора считывания соединен со входом согласующе го регистра группы разрядов первого операнда 2. В таком устройстве извлечение корня .осуществляется численным интегрированием по Стилтьесу эквивалентной системы дифференциальных уравнений Шеннона программным путем. Однако точность извлечения корня методом интенгрирования в окрестности нуля резко снижается Введение в устройство аппаратной операции изЕшеченйя корня, обеспечивающей независимость точности от значения аргумента, по известным схемам приводит к значительному усложнению. Целью изобретения является расширение фуикциональнь1х возможностей устрой Дтва за счет введения операции извле1чения квадратного корня. Для достижения поставленной цели устройство дополнительно содержит элементы 2И-ИЛИ, И, ИЛИ и НЕ, причем К первым входам первой и второй групп входов первого элемента 2И-ИЛИ подключены соответственно выход первого элемента НЕ и единичный выход триггера знака суммы, нулевой выход которого соедййён с первыми входами элемента И и, первой группы входов второго элемента 2И-ИЛИ, выходы элемента И и первого элемента 2И-ИЛИ соединены с ггять1М входом коммутатора - умножитеHi,ex(Dflbi второй группы входов второго элемента 2И-ИЛИ соединены с выходом второго элемента НЕ и выходом блока умножения на масщтаёный коэффициент 2 , который подклю чен также к первому входу элемента ИЛИ, шина управляю- щй1с потенциалов подключена ко второму я третьему входам элемента И, входу первого глемента НЕ, вторым входам пе вой и второй групп входов первогб элеме та 2И-ИЛИ, второму входу элемента ИЛИ, 8,

,,4.w,-.i,:t-v:,..второму входу первой группы входов второго элемента 2И-ИЛИ и входу второго элемента НЕ, выходы элемента ИЛИ и второго элемента 2И-ИЛИ подключены ко входам коммутатора записи, выход согла. сующего регистра группы разрядов множителя-частного подключен к другому входу согласующего регистра группы разрядов первого операнда. Схема устройства представлена на чертеже. Вычислительное устройство содержит согласующий регистр 1 группы разрядов первого операнда, согласующий эле- . мент 2 задержки, сумматор 3, согласующий регистр 4 группы разрядов результата, согласующий регистр группы разрядов второго операнда 5, коммутаторумножитель 6, формирователь разрядов частногд 7, согласующий регистр группы разрядов множителя-частного 8, блок умножения на масштабный коэффициент 2 9, коммутатор 10 считывайия, оперативное запоминающее (ОЗУ) 11, содержащее регистры памяти 12 для запоминания результата R, для запоминания константы 11,1, , , 100 - 13, для запоминания константы 00,0 , , , 011 - 14, коммутатор записи 15, узел формирования адреса регистра памяти 16, элемент И 17, элементы НЕ 18, . 19, элементы 2И-ИЛИ 20, 21, триггер знака суммы 22, элемент ИЛИ 23, шина показателя масштабного коэффициента 24, шина управляющих notennnanoB устройства управления 25. В качестве триггера знака суммы 22 конструктивно может использоваться триггер, входящий в формирователь разрядов частного 7 и используемый для запоминания знака частичного остатка при делении, На чертеже с целью отражения особенностей извлечения корня без детализации схемы формирователя разрядов частного 7, не обладающей какими-либо оео бенностями, триггер знака суммы 22 . показан отдельным блоком,. , Выход согласующего регистра группы разрядов первого операнда 1 соединен через согласующий элемент задержки 2 со входом сумматора 3, к первому входу коммутатора -умножителя 6 подключен выход согласующего регистра группы разрзядов второго операнда 5, ко входам согласующих регистров первого 1 и второго 5 операндов и множителя-частного а также формирователя разрядов частного 7 подключен выход коммутатора считывания 10, вход которого соединен , с выходом ОЗУ 11, выход сумматора 3 соединен со входами триггера SHaka сум мы 22 и согласующего регистра группы разрядов результата 4, а также со вторым входом формирователя разрядов част його 7, выход которого подключен ко входу согласующего регистра группы раз рядов множителя-частного 8, выход кото рого соединен через коммутатор заййСй 15 с информационным входом ОЗУ 11, со вторым входом коммутатора-умножителя 6, к третьему входу которого под-. ключен второй выход формирователя разрядов частного 7, выход согласующего регистра группы разрядов множителя частного 8 соединен со вторым входом согласующего регистра группы разрядов первого операнда 1, выход коммутатора-умножителя 6 соединен со вторым входом сумматора 3, ко входам регистра памяти 12, 13 и 14 подключены выходы узла формирования адреса. регистра памяти 16, ко входам элемента 2И-ИЛИ 20 подключены выход элемента НЕ 18 и единичный выход триггера знака суммы 22, нулевой, выход которого соединен со входом элемента И 17 и со входом элемента 2И-ИЛИ 21, ко входу элемента 2И-ИЛИ 21 подключён выход элемента НЕ 19, выходы элемента И 17 и элемента 2И-ИЛИ 20 соединены с пятым входом коммутатора-умножителя. 6, выход согласующего регистра группы раз рядов результата 4 соединен со входом блока умножения на масштабный коэффициент 2 9, к управляющему входу которого подключена шина показателя масш табного коэффициента 24, выходы второго, четвертого и далее (начиная с-младших) разрядов 6j3ioKa умножения на масш табный- коэффициент 2 9 соединены со входе коммутатора записи 15 непосред Ьтвенно, выходы первого и третьего разрядов блока умножения на масштабный коэффициент 2 9 соединены со входом коммутатора записи 15 через элемент ИЛИ 23 и через элемент 2И-ИЛИ 21 соответственно, а шина управляющих потенциалов устррйства управления 25 под ключена ко второму управляющему Ёходу блока умножения на масштабный коэффициент 2 9, к объединенным второму входу элемента И 17 и входам элемента 2И-ИЛИ 20, к объединенным третьему входу аяемента И 17 и входу элемента НЕ 18, к объединенным входу эйемента 7 86 i 21 и входу элемента НЕ 19, а также ко входам узла формирования адреса регистров памяти 16, к четвертому входу коммутатора умножителя 6 и ко второму входу элемента ИЛИ 23. Вычисления в устройстве реализуются на основе макрооперации (ax + ioy)-2,(i) -первый операнд; где -второй операнд; -0,1; -- 1,0,1,2 или соответствует группу разрядов множителя, на которую одновременно умножается множимое. Для реализации приведенного выражения в ОЗУ выбирается три регистра памяти, в которых хранится операнд х, операнду, и ячейка, в которую записывается результат, причем, первый - является рабочим регистром первого операнда, второй - рабочим регистром isToporo операнда, а третий - рабочим регистром результата. Так как одновреме1 ное обрашение к ОЗУ по трем адресам невозможно, считывание операндов и запись результата производится группами разрйдов со сдвигом во времени. Для временного хранения и временного согласования в схеме иcпoльзyтоtc я согяасующиё регистры групп разрядов операндов и результата.Разрядность группы выбирается таким образом, чтобы суммарное время считывания группы разрядов двух операндов и записи группы разрядов результата не превышало времени обработки дан- ной группы. Так, при времени (периоде.) считывания (записи) 500 нсек, двухразрядном сумматоре и тактовой частоте работы сумматора 1мГц разрядность группы равна четырем (тетраде). Сдвиг информации в регистрах 1, 4, 5 - непрерывный. ДпА обеспечения одновременной подачи (компенсации разности времени считывания) первого и второго операндов на входы сумматора 3 в схеме предусмотрен согласующий элемент задержки 2, причем в общем случае указанный элемент задержки ставится В цепи связи сумматора 3 с регистром операнда, в который информация считывается в первую очередь. Считывание информации в регистры 1 и 5 (за исключением младших Групп) совмещено во времени с вычислениями. Коэффициент в макрооперации (1) реализуется с помощью коммутатора-умножителя 6; при а О инфор- мация в регистр 1 не считывается. Сумма (dx+b) с выхода сумматора 3 груп пами разрядов, записывается в регистр 4 и далее через блок умножения на масшгабный коэффициент 9 со сдвигом на 1 к разрядов через элемент ИЛИ 23, элемент 2И-ИЛИ 21 и коммутатор записи 15 записывается в ОЗУ 11. Кроме извлечения корня в вычи«;лйтел ном устройстве выполняются операции: -сложение; -вычитание; -получение модуля; -умножение; -деление; -интегрирование; -хвантование; -ШсСт заполяция.: ; Для управления работой вустройство -ПС) шине управляющих потенциалов устрой ства управления 25 поступают следующи ЙрйШШсй и потенциалы: -на узел формирования адреса регист ра памяти 16 для выбора регистра памя ти результата 12 - признак нечетных ййШ1Ъ1в операций извлечения корня и потенциалы записи результатов при выпол- н:ении других операций; -для выбора регистра памяти конста ты 11,1 . . . 100 13 -признак первоШ цШла ЬпёрацИИ извлечения корня; -для выбора регистра памяти конста -Т1Ы 00,0 . . 011 14 - признак второго цикла операции извлечения корня; -На четвертый вход коммутатора-умножителя 6 потенциал х (+1), действующий при извлечении корня в первом и далее в четных циклах при сложении и квантовании - в первом цикле интeVpиpoЛааййй и 6 тр етьем цикле экстраполяции; -потенциал х (-1), действующий при вьгчитании и в первом цикле экстраполяции, и потенциал X (+2), действующий в первом цикле экстраполяции; ; «. на второй вход элемента И 17 приз Iffaic циклов операции извлё чения Йорня, начиная с третьего; -на третий вход элемента И 17. по Гейц гай разрешения инвертирования вторЪто операнда при извлечении корня; V , - на третий вход блока умножения на маспггабный коэффициент 9 потенциал действующий при вьшолнении умно жения; потенциал 2 , действующий в нечетных циклах. начиная с третьего оп раций извлечения корня; потенциал х2 , действующий при целении и в четньгх циклах, начиная с четвертого при.ИчЗвле78 чении корня; потенциал х2 , действующий в первом цикле интегрирования; по- тенциач Х2°, действующий в первых двух циклах при извлечении корня и в остальных не оговоренных вьпие операциях или циклах операций; - на второй вход элемента ИЛИ 23 признак четных циклов операции извлечения корня, начиная с четвертого и исключая последний; - на вход элемента НЕ 19 признак четньгх циклов операции извлечения корня начиная с четвертого. Последние два признака действуют только при записи в ОЗУ младшей группы разрядов результата. Операция извлечения корня двухадресная и имеет вид V (А1 )( А 2). Первые два цикла операции являются подготовительными: в первом цикле константа 11,1 . . . 100 из регистра 13 через коммутатор считывания 10, регистр i, элемент задержки 2, сумматор 3, регистр 4, блок умножения на масщтабный коэффициент 2 9 (без сдвига), эле-, мент ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15 записывается в регистр 12, ЯВЛЯЮЩИЙСЯ в данной операции рабочей ячейкой промежуточных данных, во втором цикле аналогичным образом константа 00,0 . . . 011 из регистра 14 перезаписывается в регистр ОЗУ, Выбираемый адресом А2 команды. Перёд началом третьего цИкла и далее через hi.циклов (hi-разрядность регистра 8) в регистр 8 из ОЗУ 11 по адресу А1 Группами разрядов, начиная со старщей, считывается подкоренное выражение. Перед началом пятого цикла и далее через два цикла в регистре 8 осуществляется сдвиг информации на два разряда вправо. В третьем цикле операции содержимое рабочей ячейки результата 12 (константа 11,1 . . . 100 считьюается в регистр 1, содержимое регистра А2 (константа 00,0. . . 011) считывается в регистр 5. На место двух младщих разрядов константы 11,1 . . . 100 в регистр 1 из регистра 8 перезаписываются два старщих разряда подкоренного выражения. На .основе записанной в первом цикле операции в триггер знака суммы 22 единицы (знака константы 11,1... 1ОО) на элементе 2И-ИЛИ 2О вырабатывается потенциал, открывающий цепь X (+1) коммутатора-у множителя 6 и на сумматоре 3 выполняется сложение содержимого регястров 1 и 5. Полученная

сумма через регистр 4, .блок умножения на масштабнЬгй коэффициент 2 - 9 (по цепи X 2 ) элемент ИЛИ 23, элемент. 2И-ИЛИ 21, коммутатор записи 15 за сылается в ОЗУ в регистр 12. Знак полученной суммы записывается в триггер знака 22 и управляет цепями х(+1) и. ; X (-1) коммутатора-умножителя 6 в .следующем нечетном цикле. Выполнение последующих нечетных циклов отличается тем, что вместо константы 11,1 ... 100 используется полученная в преды дущем нечетном цикле сумма, а BMectio константы ОО,0 . . . 011 - полученнбе в предшест1зуК)щем четном цикле очередное приближение корня. В случаеj если знак суммы равен нулю, в последующем, нечетном цикле на элементе И 17 вырабатывается сигнал, открьтающий цепь X (-1) коммутатора-умножителя 6 и прюизводится вычитание содержимого регистра 5 изсодержимого регистра 1, Причем.потенциал разрешения инвертирования второго операнда, поступающий на третий вход Элемента И 17 и на вход элемента НЕ 18 действует с момента прохоадения через коммутатор-умножитель 6 третьего, .начиная с )м ладших, разряда. Первые два разряда содержимого регистра 5, прохо- зо дят через коммутатор-умножитель 6 по цепи x(+i), открытой элементом . 2И-ИЛИ 20 по входу, управляемому элемейтом НЕ 18, а остальные разряды. начиная с третьего, проходят через ком- мутатор-умножитель 6 по цепи х(-1), управляемой элементом И 17. Так как младший разряд Содержимого регистра 5 является дополнительным, а во втором (младшем числовом) разряде всегда за.писана единица,в результате инвертирования, начиная с третьего разряда, со держимого регистра 5 образуется aqrton- нительный код. . В четвертом цикле и последующих чет ных содержимся регистра А 2 ОЗУ 11 (в четвертом цикле это кОнстанта 00,0 ... ОН) через коммутатор считывания 1О, регистр 5, цепь х (+1) коммутатора-умножителя 6, сумматор 3, регистр 4, цепь X 2 блока умножения на масш табный коэффициент , элемент ИЛИ 23, элемент 2И-ИЛИ 21, ком гут-атор записи 15 перезаписывается в ОЗУ; 11 по адресу А2. В результате перёзапи си число сдвигается на 1 разряд влево ;И учитывая, что потенциалы, управляю щие элементом ИЛИ 23, элементом / И-ИЛИ 21 и элементом НЕ 19, деиствуют только при перезаписи младшей группы разрядов, в первый разряд через элемент ИЛИ 23 записывается единица, в третий разряд через элемент 2И-ИЛИ 21 записывается из триггера 22 инверсия знака суммы, представляющая собой очередную цифру корня, а остальные разряды перезаписываются без изменения.

При этом младший разряд последующих, нач1шая со второй, групп перезаписываются через элемент ИЛИ 23, а третий - через элемент 2И-ИЛИ 21 по входу, открытому элементом НЕ 19. Последний цикл операции отличается тем, что в младший разряд корня записывается нуль. В результат число цифр корня на единицу меньше, чем в подкоренном выражении. Однако возникающей при этом погрешностью можно пренебречь, так как разрядная сетка устройства с целью компенсации ошибки, накапливаемой в результате интегрирования, увеличивается на 3-4 разряда.

Если разряднсють (п) сумматора 3 больше двух, инвертирование очередного приближения корня по управляющему сигналу с элемента И 17 начнется не с третьего, а с (п+1)-го разряда и резул ; будет неверен. В этом случае для правильной работы устройства элемент И 18 исключается, а элементы И 17 и 2И-ИЛИ 20 заменяются двухвходовы- ми элементами И. и управляются призна- ком нечетных циклов операции, начиная с третьего, а на входе сумматора 3. в два младших разряда через дополнитель- ные схемы сборки необходимо записать единицы.: Выполнение операции сложения аналогично описанному выше выполнению мак-i , рооперации (1). Содержание команды ССАА)СА2П2- К.2 - ЯВычитание отличается от сложения тем, что в коммутаторе-умножителе 6 вместо цепи X () открывается цепь X (-1). При этом на сумматор 3 из коммутатора-умножителя 6 поступает ин- версия второго операнда, а на вход переноса сумматора при сложении младших разрядов цодается единица. В результате образуется дополнительный код второго операнда... . Операция получения модуля имеет вид ( зависимости от знака (Al), записываемогО В формирователь разрядов частного 7; в коммутаторе-умножителе 6, управляемом по третьему входу, производится умножение числа,:на +1 или: - 1. .- ..-. Выполнение, ойэрации умножения осу ществляется в соответствии с алгоритмом последовательного умножения. В каждом цикле умножения вычисляется частичное проиаведейие множимого на m разрядов множителя. В подготовительной стадии первого цикла младшая группа разрядов множителя по .адресу А1 заносится в регистр множителя-частного 8. В первом цикле умножения мнЪжйКгое по адресу А2 через регистр 5 поступает на коммутатор-умножитель 6, на котором формируется частичное произведение множимого на tn разрядов множителя, записываемое через сумматрр 3, регистр; 4, блок умножения на масштабный коэффициент 9, через цепи записи (элемент ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15) в ОЗУ 11 со сдвигом на hi разрядов в сторону младших. Сдвиг нащ разрядов осуществляется в ёлоке умножения на масштабный коэффициент 9. Управление сдвигом осуществляется по шине 25. Содержимое регистра 8 сдвигается на hi разрядов в сторону младших, ИЛИ, если Hi равно разрядности групп обмена информацией между ОЗУ 11 и согласующими регистрами, производится запись в регистр 8 очередной группы разрядсй мнЬжителя.

. Действия во втором и последующих циклах отличаются тем, что на сумматоре 3 выполняется суммирование вычисленного Ь текущем цикле частичного . произведения с ранее полученным частичHbrtvi произведением для второго цикл1а и с суммой частичных произведений длй последующих циклов, поступающими на ОЗУ 11 на первый вход сумматора, через регистр 1 н элемент задержки 2. В последнем цикле умножения произведение сдвигается на ± к разрядов. Сдвиг осуществляется в блоке 9. Управление сдвигом - по шине 24. Содержание операции: (А1)- {А2)- .

Для деления используется алгоритм без ёддстановления остатка. В подготовительной стадии операции в формирователь разрядов частного 7 из ОЗУ 11 записываются знаки делимого и делите-i ля. В подготовительных стадийх второго и последующих циклов вместо знака делимого в формиррватель разрядов частного 7 с выхода сумматора 3 записывается знак частичного остатка. Д.епиыое С.частичный остаток) заносится на ОЗУ

11 группами разрядов в регистр 1, де- литель - в регистр 5, В зависимости от сочетания знаков дeлmv oгo (частичного остатка) и делителя формирователь

разрядов частного 7 открывает в коммутаторе-умножителе цепь X () или х( -1) и на сумматоре 3 формируется очередной частичный остаток, записываемый в ОЗУ Со сдвигом на один разряд

l,,влево. В каждом цикле операции в регистр множителя-частного 8 из формирователя разрядов Устного 7 записы- BaeTCia очер1&дная цифра частного. Запись частного из регистра 8 в ОЗУ- 11 производится группами разрядов. В последнем цикле производится умножение част ного на коэффициент 2 . Содержание операции (А1) : (А2). .

Интегрирование выполняется по формуле трапеций в соответствии с алгоритмом:.

-4s,

.

«V-И %r()

где p|,5/p,- значения подынтегральной функции в точках

.

VXiM) значение приращения переменной интегрирования в точке х

ЧН

ч,

VU-v«-v- е приращение интеграла

в точке X,

fffCi-n) сумма приращений интегралов в точке X,

1+1

В первом цикле операции вычисляется среднее значение подынтегральной функции (.j ) , записываемое в ОЗУ. Зр j считывается по адресу А1; 9 pi - по адресу А 2. Умножение на коэффициент 2 производится в блоке умножения на масштабный коэффициент 9 по управляющему сигналу по шине 25. Далее аналогично выше описанной операции умножения вычисляется произведение среднего значения подынтегральной функции (множимое) на приращение-.

пврёмённбй интегрирования vy, .(множитель). В последнем цикле умножения вычисленное приращение мSJ..)УMHoжaeтся в блоке 9 на коэффициент 2 . Операция заканчивается, еслим5 5 ,

5 Если приращение V 5р представляет собой сумму, состоящую из слагаемых, выполняется еще один цикл операции, в котором производится суммирование вычисленного в данйой операции прираще13

1)анее накопленной суммой

ния с

f J S

ffrii+ifSf-titi)

Для хранения среднего значения гГодынтегральной функции и приращений S, и V SQf в, ОЗУ отводятся фиксированные ячейки. Разновидность операции задается командным путем,

В операции квантования на основании вычисленного в результате интегрирования приращения вычисляется новое значение подынтегральной функции 3 и остатка ON,- в соответствии с алгоритмом:

Р l,Vif ° Vili

-n

iM 4,2 Vi

) Здесь Р, q х-функция выделения из с а -го по Ь -и включисла X разрядов чительно. В первом цикле производитсй суммиро вание 1-го значения остатка при- ращением 7 SQ. (141) -Ui считывается по адресу Al,rS(з(,ч) из фиксированной ячейки приращения. Одновременно с записью полученной суммы в ОЗУ произво- дится ее квантование: младшие 12 разрядов () представляющие собой (1)-е значение остатка запи сываются в ОЗУ по адресу А1, старшие 11 разрядов, представляющие собой кван тованное приращение - в фиксированную ячейку приращения со сдвигом на 12 разрядов в сторону младщих , 6rmi ° Xi .Ао - . Во втором цикле вычисляется значение к-й функции Считывание производится по адресу А1+1, запись результата по адресу А2, В приведенной записи алгоритма разрядность п ерем6ннь1х - 22, остатка - 12 и квантованного приращения - 10 двоичных разрядов без учета знака. Операция экстраполяции трехцикловая и выполняется в соответствии с алгоритмом: V Ci+ai Klb-n Vi -ki-i-i) , В первом цикле вычисляется разность 5vC4-i)l«- ®P® ® 5-Ui считывается по адресу А 1,5 ) - по адресу А1+1 Результат записывается в ячейку резуль тата К. Во втором цикле вычисляется утроенное значение вычисленной разнос- ти как С) + 2{) В третьем цикле вычисляется экстраполированное значе-

70547&

14

ние переменной ;.-) « Переменнаи 5.,()считывается по адресу А1+2, результат записывается по адресу А2. Умножение второго операнда при выполнении операции а коэффициенты -1, +2 и +1 в первом-третьем циклах, соответственно, производится в коммутаторе-умножителе 6 по управляющему сигналу по шине 25,

Данное техническое рещение позволяет ввести в цифровую интегроарифметическую машину операцию извлечения корня при усложнении машины не более, чем на 2,8%.

Качественный эффект состоит в исключении в отличие от методов интегрирования потери точности решения в окрестности нуля и при большой скорости изменения аргумента. Формула изобретения Вычислительное устройство, содержащее регистры памяти, согласующие регистры групп разрядов.первого и второго операндов, согласующий регистр группы разрядов множителя-частного, формирователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата, узел формирования адреса регистра Памяти, блок умножения на масштабный коэффициент 2, причем первый, второй и третий входы коммутатора-умножителя соединены с выходами формирователя разрядов частного и согласующих регистров групп разрядов второго операнда и множителя -. частного, входы которых подключены к выходу коммутатора считывания, входы которого соединены с выходами регистров памяти, выход согласующего регистра группы разрядов первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножителя, а ВЫХОД-4СО входу триггера знака суммы, другому в.ходу формировател$ разрядов частного и входу согласующего регистра группы разрядов результата, выход которого соединен со входом блока умножения на масштабный коэффициент 2 , адресные входы ре- , гтстров памяти соединены с выходами узла формирования адреса регистра памяти, а информационные входы регистров

памяти соединены с выходами коммутато ра записи, ко входам которого подключены выходы 21,-ых разрядов (1 , -j ) блока умножения на масштабный коэффициент 2 и выход согласующего регистра групнь разрядов множителя-частного, другой вход KOTOpot o соединен с выходом формирователя разрядов частного, первый управляющий вход блока умножения на масштабный коэффициент 2 соединен с шиной показания масштабного коэффициента, а второй управляющий вход- с шиной управляющих потенциалов, которая соединена также со входом узла формирования адресов регистров памяти и с четвертым входом коммутатора-умножителя, выход коммутатора считьтания соединен со входом согласующего регистра группы разрядов первого операнда, .отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет введения операции извлечения квадратного корйя, оно дополнительно содержит элементы 2ИИЛИ, И, ИЛ И и НЕ, причем к первым вхо дам первой к второй групп входов первого элемента 2И-ИЛИ подключены соответственно выход первого элемента НЕ и единичный выход триггера знака суммы, нулевой выход которого соединен с первыми входами элемента И и первой груп-

пы входов второго элемента 2И-ИЛИ, выходы элемента И и первого элемента 2И-ИЛИ соединены с пятым входом ком мутатора-умножителя, входы второй группы входов второго элемента 2И-ИЛИ соединены с выходом- второго элемента НЕ .и выходом блока у /1ножения на масштабный коэффициент 2 , который подключен также к первому входу элемента ИЛИ, шина управляющих потенциалов подключена ко второму и третьему входам элемента И, входу первого элемента НЕ, вторым входам первой и второй групп входов первого элементд 2И-ИЛИ, второму входу элемента ИЛИ, второму входу первой группь входов второго элемента 2И-ИЛИ и входу второго элемента НЕ, выходы элемента ИЛИ и второго элемента 2И-ИЛИ подключены ко входам коммутатора записи, выход согласующего регистра группы разрядов множителячастного подключен к другому входу сог- ласующего регистра группы разрядов первого операнда .

Источники информации, принятые во внимание при экспертизе

кл. G 06 I 1/02, 1975 (прототип).