Долговременное запоминающее устройство Советский патент 1980 года по МПК G11C17/00 

1

Изобретение относится к вычислительной технике.

Известно долговременное запоминающее устройство, содержащее накопитель и регистры адреса и числа 1.

Однако оно обладает низким быстродействием.

Наиболее близким по техническому рещейию к предлагаемому является долговременное запоминающее устройство, содержащее блок управления цепями считывания, блок обратной логической связи, блоки усилителей считывания, регистр адреса и регистр числа, блоки входных элементов И, дещифратор стробов и элементы ИЛИ, дешифраторы накопителей и дещифраторы, накопители 2.

Недостатком этого устройства является его низкое быстродействие.

Цель изобретения - повыщение быстродействия устройства.

Поставленная цель достигается тем, что в долговременное запоминающее устройство, содержащее регистр адреса, вход которого является входом устройства, дешифратор информационные входы которого подключены к выходам регистра адреса, накопители,

входы которых подключены к выходам дешифратора, блок усилителей считывания, первые входы которого подключены к выходам накопителей, регистр числа, выход которого является выходом устройства, блок управления, первый вход которого является входом устройства, а управляющие выходы подключены к входам регистра адреса, блока усилителей считывания, регистра числа н дешифратора,введены регистр текущего адреса, информационные входы которого подключены к соответствующим выходам старших разрядов регистра адреса, а управляющий вход - к выходу блока управления, схема сравнения, первые входы которой подключены к соответствующим выходам старших разрядов регистра адреса, вторые входы схемы сравнения подключены к соответствующим вь1ходам регистра текущего адреса, элемент И, первый вход которого подключен к выходу схемы сравнения, второй вход - к выходу блока управления, а выход - ко второму входу блока усилителей считывания и ко второму входу блока управления, буферный регистр числа, входы которого подключены к соответствующим выходам блока усилителей, и выходной

коммутатор, управляющие входы которого подключ ены к выходам младших разрядов регистра адреса, информационные входы выходного коммутатора подключены к соответствующим выходам буферного регистра числа, а выходы выходного коммутатора - к соответствующим входам регистра числа.

На чертеже приведена функциональная схемд устройства.

Устройство содержит регистр адреса 1, старшие разряды которого соединены с соответствующими входами регистра текущего адреса 2, схему сравнения 3, первые входы которой подключены к соответствующим выходам старших разрядов регистра адреса 1, а вторые подсоединены к соответствующим выходам регистра текущего адреса 2, дешифратор 4, входы которого соединены с соответствующими выходами старших разрядов регистра адреса 1, а выходы подключены к соответствующим входам накопителей 5, выходы которых подсоединены к первым входам блока усилителей считывания 6, второй вход которого соединен с выходом элемента И 7, первый вход которой подсоединен к выходу схемы сравнения 3, второй вход элемента И 7 подключен к соответствующему выходу блока управления 8.

Выходы блока усилителей считывания 6 подключены к соответствующим входам буферного регистра 9 числа, выходы которого подсоединены к информационным входам выходного коммутатора iO. Управляющие входы выходного коммутатора соединены с соответствуюплими выходами младших разрядов регистра адреса I. Выходы выходного коммутатора подключены к соответствующим входам регистра 11 числа.

Первый вход блока управления 8 соединен с управляющим входом устройства, а второй его вход подключен к выходу элемента И 7.

Выходы блока управления 8 подсоединены к соответствующим управляющим входам регистра адреса 1, регистра текущего адреса 2, дещифратора 4, регистра числа 11, к третьеку входу блока усилителей считывания 6.

Устройство работает следующим образом.

На регистр адреса 1 поступает код адреса числовой ячейки, хранимой в одном из накопителей, а на блок управления 8 - сигнал обращения к устройству. Код старших разрядов адреса, установившийся на регистре адреса 1, поступает непосредственно на первые входы схемы сравнения 3 и на входы дещифратора 4, а код младших разрядов - на управляющие входы выходного коммутатора 10.

При несравнении адресов, находящихся на регистре адреса 1 н на регистре текущего адреса 2, блок управления 8 формирует сигнал приема информации е регистра адреса в регистр текущего адреса. С выходов

дешифратора 4 поступают сигналы на входы накопителей 5 в момент времени, определяемый поступлением сигнала из блока управления. Считанная информация на накопителей поступает на вход усилителей считывания 6 и по сигналу, поступающему из блока управления 8, заносится в буферный регистр 9 числа.

Информация,.хранящаяся в одной из зон буферного регистра 9 числа передается через выходной коммутатор 10 на вход регист.ра 11 числа. Причем номер передаваемой зоны определяется содержимым младших разрядов регистра адреса 1.

Момент передачи информации через выходной коммутатор 10 определяется поступлением сигнала с блока управления 8.

В случае сравнения адресов, находящихся в регистре адреса I и в регистре текущего адреса 2, элемент И 7 вырабатывает сигнал, блокирующий работу блока усилителей считывания 6. Одновременно сигнал с выхода элемента И 7 поступает на вход блока управления 8, который вырабатывает сигнал передачи информации с буферного регистра 9 числа через выходной коммутатор 10 на регистр 11 числа. При этом выборки информации из накопителей не производится.

Поскольку команды, входящие в состав программ, записываются в память последовательно, использование предлагаемого изобретения позволяет уменьшить число обращений к накопителю в Кш раз, где ш - число накопителей, входящих в состав устройства, К - коэффициент разветвления программ.

Изобретение позволяет повысить быстродействие устройства на 30%.

Формула изобретения

Долговременное запоминающее устройство, содержащее регистр адреса, вход которого является входом устройства, дешифратор, информационные входы которого подключены к выходам регистра адреса, накопители, входы которых подключены к выходам дешифратора, блок усилителей считывания, первые входы которого подключены к выходам накопителей, регистр числа, выход которого является выходом устройства, блок управления, первый вход которого является входом устройства, а управляющие выходы подключены к входам регистра адреса, блока усилителей считывания, регистра числа и дешифратора, отличающееся тем, что, с целью повышения быстродействия, в него введены регистр текущего адреса, информационные входы которого подключены , к соответствующим выходам старших разрядов регистра адреса, а управляющий вход - к выходу блока управления, схема сравнения, первые входы которой подключены к соответствующим выходам старших разрядов регистра адреса, вторые входы схе мы сравнения подключены к соответствующим выходам регистра текущего адреса, элемент И, первый .вход которого подключен к выходу схемы сравнения, второй вход подключен . к выходу блока управления, а выход .подключен ко второму входу блока усилителей считывания и ко второму входу блока управления, буферный регистр числа, входы которого подключены к соответствующим выходам блока усилителей, и выходной коммутатор, управляющие входы которого подключены к выходам младших разрядов

регистра адреса, информационные входы выходного коммутатора подключен к соответствующим выходам буферного регистра числа, а выходы выходного коммутатора подключены к соответствующим входам регистра числа.

Источники информации, принятые во внимание при экспертизе

1.Майоров С. А., Новиков Г. И. Принципу организации цифровых мащин. «Машиностроеииё 974, с. 201-202.

2.Авторское свидетельств СССР

№ 447758, кл. G П С 17/00, 1972 (прототип).