1 ...-:.. Изобретение относится к запоминаю цим устройствёцл. Известны запоминающие устройства (ЗУ), щно из которых содержит двух проводную матрицу ферритовых.сердечНИКОВ, блок возбуждения адресных линий, дешифратор разрядных линийг Фор М рователь разр5щного тока, схему коммутации сигналов, усилитель считывания. Разрядные линии матрицы подключаются через дешифратор раарядных линий к формирователю тока и через cx&tty коммутации сигналов к усилителю считывания попарно по мостовой схеме l Недостатком известного ЗУ является большая потребляемая мощность и большой объем оборудования в схеме деши атсфа разрядных линий, которые обусловлены необходимостью возбуждения одновременно двух разрядных линий. Наиболее близким техническим реше нием к предлагаемому является запоми накщее устройство, содержгицее двухпроводную матрицу ферритовых сердечников, блок возбуждения адресных линий, формирователБ разрядного тока, усилитель считывания, причем вход усилителя считывания соединен с еыходом фсчрмирователя разрядного тока и входом дешифратора разрздных лнНИИ 2 . Недостатком данного устройства является малое быстродействие и невысокая надежность работы из-за большой амплитуды помехи на входе усилителя считывания, которая представляет собой падение напряжения на разрядной , линии и на деишфраторе разрядных линий при протекании них тока воэбуядщеиыя. Дпк подавления помехи вкачестве вхслного каскада усилителя считывания используется специальная схема - схема подавления помехи типа пьедестал, причем для подавления помехи с большой амплитудой.требуется значительное время, что приводит К потере быстродействия ЗУ, и увеличивается помеха на выходе, сжезлл подавления помехи, что снижает надежность работы ЗУ. Цель изобретения - повышение быстродействия и надежности работы ЗУ за счет увеличения отношения сигнала к помехе на входе усилителя .считывания. Указанная цель достигается тем, что в запо|«1нак1вее устройство, содержащее двухпроводную запомннакхауп мат1 ицу на ферритовых сердечниках, адресные шины которой подключены кадресному блоку, одни концы разрядных шин соединены со входами первого дешифратора, а другие - с выходами вто рого дешифратора, вход которого подключен к выходу формирователя тока, соединенного с шиноЯ нулевого потенцигша, и усилитель считывания, введе ны интегратор дифференциальный усилитель Г источник опорного напряжения и датчик напряжения, причем даходы дифференциального усилителя подключе ны соответственно к одному выводо датчика напряжения, соединенному с выходом .первого деишфратора, и одному из вь водов источника опорного напряжения, другие выводы которых соед нены с шиной нулевого потенциала, вы ход дифференциального усилителя подключен ко взводу усилителя считывания и входу интегратора, выход которого соединен с управляющим входом формирователя тока. На чертеже изображена структурная схема запоминающего устройства. Устройство содержит двухпроводную запоминающую матрицу 1 на ферритовых сердечниках, адресный блок 2, слу:4сащий для возбуждения адресных шин матрицы 1, первый . 3 и второй 4 дешифраторы, служащие для возбуждение разрядных шин матрицы 1, формирователь 5 тока, выполненный в виде гене ратора тока с малым выходным сопроти лением, усилитель 6 считывания, датчик напряжения, например резистор 7, источник 8 опорного напряжения, интегратор .9, дифференциальный усилитель 10, шину 11 нулевого потенциала Усилитель 6 считывания содержит схему 12 подавления помехи типа пьедестал, в качестве которой мо.жат быть использован дифференцирующий элемент с управляемой постоянной времени дифференцирования, и усилитель 13 с амплитудным дискриминатором с временным селектором. На вход 14 усилителя б считывание подается сигнал управления величиной постоянной времени дифференцирования, на вход15 - сигнал управления временным селектором. , . Входы усилителя 10 подключены к одному из выводов резистора 7, соеди нейному с выходом дешифратора 3, и одному из выводов источника 8, другие выводы которых соединены с шииой 11. Выход .усилителя 10 подключен ко в.ходу усилителя 6 и интегра 9, выход которого соединен с управляющим входом формирователя 5, выход которого подключеЕ ко входу де шифратора 4. ЗУ в такте чтения работает следу иим образом. В исходном состоянии блок 2 и дешифраторы 3 и 4 закрыты и тока ни ; в адресных, ни в разрядных.шинах He На вход 14 подают высокий уровень, что соответствует малой постоянной времени дифференцирования в схеме 12 подавления помехи, на вход 15 усилителя 13 с временным селектором подают .низкий логический уровень, блокирующий прохождение информации на выход усилителя 6 считывания. Сначсша возбуждаются дешифраторы 3 и 4 и начинается процесс нарастания тока в выбранной разрядной шине. Падение напряжения на резисторе 7 при протекании через него разрядного тока сравнивается на дифференциальном усилителе 10 с напряжением источника 8. Усиленная разность этих двух напряжений с выхода дифференциального усилителя 10 поступает на вход интегратора 9. Напряжение на выходе интегратора 9, поданное на управляющие вход формирователя 5 тока, за счет действия отрицательной обратной связи стремится к такой величине,, при. которой выходной ток формирователя 5 тока равен номинальному значению разрядного тока, а падение напряжения на измерительном резисторе 7 равно напряжению источника 8, и только тогда изменение напряжения на выходе интегратора 9 прекращается. По окон-х чании переходного процесса установления разрядного тока запускается блок 2. Сумма адресного и разрядного тока, дейотвугадая на выбранный сердечник в матрице 1, приводит к изменению его индукции и на разрядной шине наводится ЭДС, величина которой зависит от хранящейся в сердечнике информации. ЭДС сердечника вызывает отклонение разрядного тока от номинального значения и за счет действия обратной связи в формирователе 5 тока происходит процесс, направленный на устранение этого отклонения. При этом на выходе дифференциального усилителя 10 появляется сигнал, близкий по форме к дифференцисшу от ЭДС сердечника. Резко увеличивая постоянную времени дифференцирования в схеме 12 подавления помехи путем подачи низкого логического уровня на вход 14, на выходе подавления помехи получают сигнал, полярность которого определяется хранимой в опрашиваемом сердечнике информацией. Этот .сигнал поступает на вход усилителя 13 с амплитудным дискриминатором и времен- ным селектором и одновременно на вход 15 подается высокий логический уровень, разрешающий прохождение информации на выход усилителя б считывания. Применение изобретения позволяет значительно повысить быстродействие двухпроводного ЗУ типа 2,50 за счет уменьшения- интервала времени между подачей разрядного н адресного токов возбуждения и необходимого для подавления помехи от разрядного тока. а также увеличить н ежность paOon i счет увеличения отношения сигнала и помехи на входе усилителя.счи тывания и стабилизации амплитуда токов возбуждения. Область устойчивой работы Данного ЗУ в координатах .напряжений питания адресного и разря ного формирователей тока не уступает области устойчивой работы ЗУ с трех оводной матрицей ферритов дх сердеч ников, где для съема сигнала йспольз ется третий провод - обмотка считцва -ния. Формула изобретения ,г Запоминакщее устройство, оодержадее двухпроводную запоминакхцую матрицу на ферритовых сердечника х, адресные шины которой подключены к адресному блоку, одни концы разрядных шин соединены со входами первого де|Шифратора, .а другие - с выходaii«i второго дешифратора, вход которого подключен к выходу формирователя тока, соединенного с шийой нулевого потен-. дйала, и усилитель .считывания, о т сличающееся тем, что, с целью повьшения быстродействия и на- . дежности устройства, оно содержит интегратор, дифференциальный усгилитель, источник опорного напряжения и датчик напряжения, причем входы дифференциального усилителя подключены соответственно к одному из выводов датчика напряжения, соединенному с выходом первого дешифратора, и одному из выводов источника опорного напряжения, Другие выводы которых соединены с шиной нулевого потенциала, выход дифференциального усилителя подключен ко входу усилителя считывания и входу интегратора, выход котррого соединен с управляющим входом фО рмирователя тока.. Источники информации, принятые во внимание при экспертизе 1.Патент США 3673580, кл. 340;174, опублик, 1972. 2.Патент США 3462750, кл. 340{174, опублик. 1969 (прототип).
