Устройство для возведения в квадрат комплексных чисел Советский патент 1981 года по МПК G06F7/552 

(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ КОМПЛЕКСНЫХ

ЧИСЕЛ

I

Изобретение относнтся к области эычислительной техники и может быть использовано р устройствах цифровой обработки сигналов для получения квадрата комплексного числа, представленного последовательным кодом, поступающего на вход устройства младшими разрядами .вперед.

Известно цифровое устройство для возведения разрядных чисел в квадрат L1, содержащее группы комбинационных сумматоров, входной регистр, группы элементов И и выходной сумматор.

Недостатком устройства является большое количество аппаратуры, так как оно содержит (2 п-З), ()-гЬу11П комбина11ион 1ых сумматоров, (п-1) группу элементов И по (Г элементов И в , где iT - номер группы.

Наиболее близким по технической сущности к изобретению является устройстис для возведения в квадрат двоичного числа, представленного последовательным кодом 2 j , содержащее сумматор, регистр результата, регист основания, элементы ИЛИ, вспомогательный регистр, блок упр-авления элементы И и элемент НЕ. Первый выход блока управления соединен с первым управляющим входом регистра результата, первый вход которого подключен к выходу сумматора. Вход элемента НЕ соединен с входом устройства и первым входом первого элемента И, второй вход которого подключен к второ- му выходу блока правления и к первому входу второго элемента И, выход которого подключен ко второму управляющему входу сумматора и к первому управляющему входу регистра основания. Второй управляющий вход последнего соединен с выходом первого элемента И и первым управляю1цим входом вспомогательного регистра, второй управляющий вход которого соединен с первым выходом блока управления, разрядные выходы вспомогательHoro регистра соединены с соответствующими входами регистра основания и с первыми входами сумматора. Разрядные выходы регистра основания соединены со вторыми входами элементов ИЛИ, а выход элементов НЕ - со вторы входом второго элемента И. Недостатком устройства является невозйодность получения квадрата комплексного числа, выраженного зави симостью i X j у и поступающего младшими разрядами вперед. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в устройство, содержащее ре гистр действительного числа, регистр разности действительного и мнимого чисел, сумматор действительного числа и регистр результата действительного числа вход которого соединён с выходом сумматора действительного числа, первый вход которого соединен с выходом регистра результата действительного числа, дополнительно введены регистр мнимого числа, ре гистр результата мнимого числа, сумматор мнимого числа, мультиплексоры мнимого и действительного чисел, регистр суммы мнимого и действительного чисел, одноразрядный комбинационный сумматор, триггер переноса, тр гер заема и одноразрядный комбинацио ный ычитатель. Второй вход сумматора действительного числа соединен с выходом мультиплексора действитель ного числа, первый вход которого сое динен с вьпсодом регистра разности действительного и мнимого чисел, вхо которого соединен с выходом одноразрядного комбинационного вьтитателя, выход заема которого соединен со вхо дом триггера заема, выход которого подключен ко входу заема одноразрядного комбинационного вычитателя, к входам двух старших разрядов мультиплексора действительного числа.и двум старшим разрядам сумматора дейс вительного числа. Выход сумматора : мнимого числа соединен с входом регистра результата мнимого числа , вы ход которого соединен с первым входо сумматора мнимого числа, второй вход которого подключен к выходу мультиплексора мнимого числа, вход младших разрядов которого соединен с выходом регистра -.-сумму мнимого и д8Йствительного чисел, вход которого соединен с выходом одноразрядного 4. 4 комбинационного сумматора, выход переноса которого соединен с входом триггера переноса, выход которого . подключен к входу переноса одноразрядного комбинационного сумматора и входу старшего разряда мультиплексора мнимого числа. Выходы регистров действительного и мнимого чисел соединены с соответствующими входами младших разрядов мультиплексоров мнимого и действительрого чис.ел. Входы действительной и мнимой части устройства подключены к соответструющим входам одноразрядных комбинационных сумматора и вычитателя и адресным входам мультиплексоров мнимого и действительного чисел. Вход действительяого числа устройства соеди нен со входом регистра действительного числа, вход мнимого числа уст- ; ройства - со входом регистра мнимого числа, тактовый вход устройствасо входами сдвига регистров разности действительного и мнимого чисел, действительного числа, мнимого числа и суммы мнимого и действительного чисел, с тактовыми входами .триггеров переноса и заема и входами приема кода регистров результата действительного числа и результата мнимого числа. Структурная схема устройства для возведения в квадрат комплексных чисел представлена на чертеже. Устройство содержит регистр 1 результата действительного числа, сумматор 2 действительного числа, мультиплексор 3 действительного числа, регистр 4 разности действительного и мнимого чисел, регистр 5 действительного числа, регистр 6 мнимого ; числа, мультиплектор 7 мнимого числа, регистр 8 суммы мнимого и действительного чисел, регистр 9 результата мнимого числа, сумматор 10 мнимого числа, одноразрядный комбинационный вычитатель , 11, триггер 12 заема, одноразрядный комбинационный сумматор 13 и триггер 14 переноса. Предлагаемое устройство работает следующим образом. Исходное состояние регистров и триггеров устройства - нулевое. На t-M такте работы на вход устройства поступают t-e значения последовательных кодов действительной и мнимой частей комплексного числа Xj и у соответстненно, которые подступают на входы регистров 5 и 6 соответственно, поступают на соотве ствующие входы сумматора 13 и вычита теля II и на адресные входы мультиплексоров 3 и 7 соответственно., На первые входы сумматоров 2 и 10 подаются со сдвигом на 2 разряда вправо (T-lj-e значения регистров 1 и 9 соответственно. В зависимости от значений х и у мультиплексоры 3 и 7 соответственно подают на вторые входы сумматоров 2 и 10 соответственно ( значения регистров 4, 5, 6 и (IJ-l)-e значения регистров 8,5,6 соответственно. При поступлении нулевой комбинации мультиплексоры 3 и 7 обеспечивают подачу комбина ции на вторые входы сумматоров 2 и 10 соответственно. На выходе сукмато ра 13 формируется текущее Те значение суммы (х;(+ у), которое поступает на вход регистра 8, а сигнал - на вход триггера 14. На вы ходе вычитателя 11 формируется текущее t-e значение разности Of которое поступает на вход регистра 4,а сигнал заема-на вход триггера 12. На выходах сумматоров 2 и 10 формиру ется ti-e значения действительной и мнимой частей квадрата комплексного числа соответственно. Через время, необходимое для образования суммы в сумматорах 2 и 10, поступает -тактовый импуль, который обеспечи вает прием инфррмации в регистры 1 и 9 соответственно, триггеры 1 и 1ft соответственно, а также сдвиг информ ции на 1 разряд вправо в регистрах 4 8,6,5. Следующий (Т+1)-й такт работы устройства начинается с подачи следующих JCH у значений на входы устройства. За п тактов в регистрах 1 и 9накапливается соответственно действительное и мнимое значения ком плексного числа, представленного пос ледовательным двоичным кодом. Для получения квадрата комплексного числа на устройстве-прототипе необходимо наличие в нем множительно го устройства и регистра промежуточ ного результата. При условии, что множительное устройство работает за п тактов п - количество разрядов), получение квадрата комплексного числа на устройстве-прототипе осуществляется за время 1 Т. время суммирования. где t 4В прсДложенном ус1ройстве аналогичная зависимость z (х + jy) вычисляется за время т.е. ,j. Кроме того, предлагаемое устройство может быть использовано для вычисления квадрата действительного числа. При этом мнимая часть приравнивается нулю и за время t ntj, в регистре действительного :Числа накапливается квадрат числа, поступакядего младшими разрядами вперед на вход устройства. ; Формула изобретения Устройство для возведе тя в квадрат комплексных чисел, содержащее регистр действительного числа, регистр разности действительного и мнимого чисел, сумматор действительного числа и -регистр результата действительного числа, вход которого соединен .с выходом сумматора действительного числа, первый вход которого соединен с выходом регистра результата действительного числа, отличающееся тем, что, с целью повышения быстродействия, ,в него введены регистр мнимого числа, регистр результата мнимого числа, сумматор мнимого числа, мультиплексоры мнимого и действительного чисел, регистр суммы мнимого и дeйf гвительного чисвл, одноразрядный комбинационный сумматор, триггер переноса, триггер заема и одноразрядный комбинационный вычитатель, причем второй вход сумматора действительного числа соединен с выходом мультиплексора действительного числа, первый вход которого соединен с выходом регистра разности действительного и мнимог го чисел, вход которого соединен с выходом одноразрядного комбинационного вычитателя, выход заема которого соединен со входом триггера заема, выход которого подключен ко входу эаена одноразрядного комбинационного вычитателя, к входам двух старших разрядов мультиплексора действительного числа и двум старщим разрядам сумматора действительного числа , выход сумматора мнимого числа соединен с входом регистра результата мнимого числа , выход которого соединен с первым входом сумматора мнимого числа, второй вход, которого подключен к выходу мул типлексора мнимого числа, вход младших разрядов которого соединен с выходом регистра суммы мнимого и действительного чисел, вход которого соединен с выходом одноразрядного комбинационного сумматора, выход переноса icoToporo соединен с входом триггера переноса, выход которого подключен к входу переноса одноразрядного комбинационного сумматора и входу старшего разряда мультиплек сора мнимого числа, выходы регистров д€ йствятельного и мннмог чисел соеднненм с соответствующими входами младших разрядов мультиплексоров мнимого и действительного чисел, вхо ды действительной и мнимой части уст ройства подключены к соответствующим входам одноразрядных комбинационных сумматора и вычитателя и адресным входам мультиплексоров мнимого и 48 действительного чисел, вход действительного числа устройства соединен со входом регистра действительного числа, вход мнимого числа устройства - со входом регистра мнимого числа, тактовый вход устройства со входами сдвига регистров разности действительного и мнимого чисел, действительного числа мнимого числа и суммы мнимого и действительного чи-. сел, с тактовыми входами триггеров переноса и заема и входами приема кода регистров результата действительного числа и результата мнимого числа. Источ1тки информации, принятЕге во внимание при экспертизе 1.Авторское свидетельство СССР f 623204-, кл. G 06 F 7/38, 1978, 2.Авторское свидетельство СССР 568051, кл. G Об F 7/38, 1977(прототип).