Устройство для вычисления функции у @ =а @ у @ -1+в @ Советский патент 1981 года по МПК G06F7/544 

1

Изобретение относится к вычислительной технике и может найти применение в специализированных цифровых вычислительных устройствах.

Известно устройство, содержащее регистр аргумента, блоки памяти, умножитель и сумматор 1 .

Недостатками устройства являются низкие функциональные возможности и низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее п сумматоров коэффициентов, связанных со входами и выходами п регистров суммы и выходами п коммутаторов, имеющих цепи выдачи прямого кода, первый регистр коэффициента, соединенный со входами первого коммутатора, блок управления, соединенный с цепями приема кода на регистр суммы 2.

Цель изобретения - повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее п сумматоров коэффициентов (п - количество вычисляемых значений), п регистров сумм, п коммутаторов, первый регистр коэффициентов и блок синхронизации, выход которого подключен к управляющим входам регистров сумм, выход первого регистра коэффициентов соединен с первым входом первого коммутатора, выходы коммутаторов подключены к первым входам соответствующих сумматоров коэффициентов, вторые входы которых соединены с выходакш

10 соответствующих регистров сумм, первые выходы сумматоров коэффициентов соединены со входами соответствующих регистров сумм, дополнительно введены п-1 регистров коэффициентов, п регистров переносов, п выход15ных сумматоров и п дешифраторов, причем второй вход первого коммутатора соединен со входом устройства и с первым входом первого депшфратора, выходы регистров коэффициентов со второго до п-го соединены с

20 первыми входами соответствующих коммутаторов, управляющие входы регистров переносов соединены с выходом блока синхронизации, вторые входы сумматоров коэффициентов соединены со входами соответствующих регистров переносов, выходы которых соединены с третьими входами соответствующих сумматоров коэффициентов, выход i-ro деишфратора (i - 1, 2, ..., n-l) соединен с четвертым входом i-ro сумматора коэффициентов, вторым входом (i+l)-ro коммутатора и первым входом (i+l)-ro дешифратора, выход п-го дешифратора соединен с четвертым входом п-го сумматора коэффициентов, выходы старших разрядов регистров сумм и переносов соединены с первыми и вторыми входами соответствующих выходных сумматоров, выходы которых соединены с входами соответствующих дешифраторов, выходы которых являются выходами устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит п сумматоров 1Д-1. коэффициентов, п регистров ,п сумм, п регистров 3,1 - З.П переносов, п регистров 4,1-4, п коэффициентов, п коммутаторов 5,1-5.п, п выходных сумматоров 6,1-6. п, п дешифраторов 7,1-7 п, блок 8 синхронизации, вход 9 устройства, выходы 10,1-10. п устройства. Сумматоры 1 и регистры 2 и 3 содержат по (q+2) разрядов (q - разрядность коэффициентов А и В), причем -ый разряд регистра суммы 2.i ( - 1, q+2; первыми считаются старшие разряды) соединен со входом К-го и с выходом ( +1)-го разрядов сумматора Ij, а 8 -ый разряд регистра переносов 3, связан со входом g -го и выходом ( +2)-го разрядов сумматора l,i. Выходы четырех стархшос разрядов регистра 2. i и регистра 3, i связаны со входами четырехразрядного выходного сумматора с групповым переносом 6.i, выходы которого подключены ко входам дешифратора 7. i. Первый второй и третий выходы дешифратора 7. i подключены к выходу 10. i, а также соответствешю к цепям выдачи дополнительного, прямого и удвоенного прямого кодов коммутатора 5. i (входы первого коммутатора 5 подключены ко входной шине 9), а первый выход дешифратора 7. i, кроме того, соединен со входами дешифратора 7. i + 1. Четвертый и пятый выходы дешифратора 7. i связаны со входами первого и второго разрядов сумматора 1. i соответственно. Выходы q-разрядного регистра коэффициентов .4, i подключеныко входам коммутатора 5.1, выходы которог подаслючены ко входам q младших разрядов сумматора К К Каждый i-й выход блока 8 синхронизации связан с цепями приема кода на регистры 2, i и 3. i.

Дешифратор 7. i содержит логические элементы И, ИЛИ, связанные между собой в

соответствии с системой переключательных функций

5, ,, ia.c(, V 5 NJ , 1344. -,

()

(vf)v,b

где индексы функций соответствуют размерам выходов дешифратора 7. i, индексы аргументов 1 - номерам разрядов сумматора 6 . i, Ъ - вход дешифратора 7.1, связаьшый с первым выходом i-1-го дешифратора 7.

Блок синхронизации 8 содержит п-разрядный сдвиговый регистр и п двухвходовых элементов И. Выход i-ro разряда регистра соединен с первым входом i-ro элемента И, выход которого является i-м выходом блока синхронизации. Кроме того, вход первого разряда регистра связан с входом логической единицы, цепи сдвига регистра соединены с тактирующим входом, а тактирующий вход связан со вторьши входами элементов И.

Устройство работает по следующему алгоритму:

В исходном состоянии

l-t) 1

,.(а)

N в каждом к-м цикле (,.--.,),4-i)

K -aN -lt 4iN A

13) к n i

При этомrt

v.|.;a-

где ,0, Щ1фра к-го разряда

У/

числа

В исходном состоянии в соответствии с выражением (2) в каждом регистре суммы 2. i записано В - .В регистре коэффициентов 4. i записан коэффициент А .. В регистрах 3 переносов записаны нули.

В каждом к-м цикле вычисления происходит сдвиг регистра блока синхронизации, а на вход 9 поступает цифра к-го разряда числа Q к оторая с помощью коммутатора 54 управляет выдачей в младшие разр.яды

сумматора 1.1 содержимого регистра 4.1 таким образом, что в соответствии с выражением (3) на сумматор 1.1 выдается дополнительньш код, если цифра У равна 1, прямой код, если она равна 1, удвоенный прямой

код, если цифра равна 2 и код не выдается, если соответствующая цифра равна нулю. Одновременно с этим выходной сумматор 6, j (j -1,2, ..., к) осуществляет суммирование содержимого четырех старгшос разрядов регистров суммы 2,j и переносов 3,j. Анализи руя полученную сумматором 6. j сумму дешифратор 7. j формирует цифру V t котора выдается из устройства на выход 10. j и аналогичным образом управляет выдачей кода с регистра 4. j + 1 на сумматор 1. i + 1. Кроме того, на каждый сумматор 1. j поступают в соответствии с выражением (3) следу ющие величины: удвоенный код содержимого регистров 2.J и 3.j (2 ,) и код с выхода дешифратора 7. j (выдается в два старших сумматора). После окончания переходного процесса сформированный па выходе сумматора 1. j код принимается в виде поразрядных сумм и переносов на регистры суммы 2. j и переносов 3. j. Для вычисления всех функвдй A;jN + + В (i ) с точностью до q цифр необходимо вьшолнить п + q + 1 циклов вычисления. Предлагаемое устройство позволяет вычислить результат с разрядностью q за п + q + 1 циклов. Длительность цикла вычисления в предлагаемом устройстве состоит из времени суммирования без распространения переноса, времени срабатьгоания дешифратора и коммутатора и времени приема кода на регистры 2 и 3. Округляя в сторону увеличения, можно принять -It+t ц.предл - время суммирования в одноразрядном сумматоре; с-АЬ приема кода на регистр (время сдвига). В известном устройстве длительность цикла состоит из времени суммирования в q-разрядном сумматоре с распространением переноса и времени сдвига, т.е. и,. . .Можно принять t с 0,5 Т , тогда предлагаемое устройство, обладая более широкими функциональными возможностями, дает выигрыш в быстродействии по сравнению с известным в , o,F) Тт,реАл. 7,) Например, при разрядности q 24 и п 3 предлагаемое устройство позволяет вычислять функции У,- в 25,2 раз быстрее известного. Формула изобретения Устройство для вычисления функции А. Ч. + В «,содержащее п сумматоfioB козффициентов (п - количество вычисляемых значений), п регастров сумм, п коммутаторов, первый регистр коэффициентов и блок синхронизации, выход которого подключен к управляющим входам регистров сумм, выход первого регистра коэффшщентов соединен с первьп л входом первого коммутатора, выходы коммутаторов подключены к первым входам соответствующих сумматоров коэффициентов, вторые входы которых соединены с выходами соответствующих ре- . ;гистров сумм, первые выходы сумматоров козффициентов соединены со входами соответствующих регистров сумм, отличающееся тем, что, с целью повьш1ения быстродействия, в него введены п-1 регистров коэффициентов, п регистров переносов, п выходных сумматоров и п дешифраторов, при- . чем второй вход первого коммутатора соединен со входом устройства и с первым входом первого дешифратора, выходы регистров козффициентов со второго до п-го соединены с первыми входами соответствующих коммутаторов, управляющие входы регистров переносов соединены с выходом блока С1шхронизации, вторые выходы сумматоров коэффициентов соединены со входами соответствующих регистров переносов, выходы которых соединены с третьими входами соответствующих сумматоров коэффициентов, выход i-ro дешифратора (i 1, 2, ... п-1) соединен с четвертым входом i-ro сумматора козффициентов, вторым входом (i+l)-ro коммутатора и первым входом (i+l)-ro дешифратора, выход п -го дешифратора соединен с четвертым входом п-го сумматора коэффициентов, выходы старших разрядов регистров сумм и переносов соединены с первыми и вторыми входами соответствующих выходных сумматоров, выходы которых соединены с входами соответств)аощих дешифраторов, выходы которых являются выходами устройства. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 575647, кл. G 06 F 7/38, 1977. 2.Авторское свидетельство СССР № 451088, кл. G 06 F 15/20, 1973 (прототип).