Логический анализатор Советский патент 1981 года по МПК G06F11/25 

Изобретение относится к вычислительной технике и предназначено для поиска неисправностей в аппаратных средствах электронного цифрового оборудования. Известно устройство проверки блока обработки данных. Устройство содержит вспомогательный блок, связанный с блоком обработки данных интерфейсом и служебным каналом. Вспомогательный блок содержит блок считывания злементарных операций, записанных на носителе, блок инди |«кации считанных символов, пять регистров, некоторые из которых связаны с проверяемым блоком, блок сравнения-эталонного значения с результатом операции и блок управления последовательным выполнением считанных операций. Устройство применяется при полуавтоматической проверке блока обработки данных Ц, Данное устройство не обеспечивает автоматизации обнаружения неисправнос тей. Наиболее близким к предлагаемому по функциональной схеме является логический анализатор состояний, содержаощй входной регистр, который с помощью входных шин подключается к исследуемому объекту, запоминающее устройство, блок управления запоминаюцим устройством,цифровой компаратор,блок : цифровой задержки,блок управления устЬойством отображения .Синхронизирующие входы входного регистра,блока цифровой задержки и блока управления ЗУ подключаются к входной шине синхронизацией анализатора. При проведении диагностических работ шина синхронизации анализатора подключается к системному синхросигналу исследуемого объекта, а входные шины к его шинам, в качестве. которых, могут служить адресные или ш юрмадионные шины электронного цифрового . оборудования 2}. Недостатком этого устройства является то, что оно не обеспечивает автоматического обнаружения ошибок во времениых диаграммах микросхем, плат, устройств, так как оно применяется совместно с осци шографом, а временные диаграммы на осциллографе, которые представлены логическигш уровнями единиц и нулей (битами, трудно воспринять и идентифицировать,так ка все биты похожи друг на друга.

Целью изобретения является расширение функциональных возможностей за счет обнаружения ошибочных временных диаграмм логических схем.

Для достижения поставленной цели в логический анализатор, содержащий цифровой компаратор, блок отображени и постоянное запоминающее устройство причем выход постоянного запомина1«дего устройства подключен к первому входу цифрового компаратора, выход которого соединен с первым входом блока отображения, «второй вход которого соединен со входом постоянного запоминающего устройства, в логический анализатор введены п-блоков формирования остатков, блок выработки интервала обработки временной диаграммы, блок синхронизации, коммутатор, блок установки нуль и знаковый генератор, при этом блок формирования остатков содержат сумматор по модулю два и шестнадцать регистров сдвига, первые входы которых подключены к первому выходу формирователя тактовых импульсов, вторые входы регистров сдвига подключены к выходу блока установки нуля, выход седьмого девятого, двенадцатого и шестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один из выходов которого является входом данных анализатора, выход сумматора по модулю два соединен со входом первого регистра сдвига данного блока формирования остат ков, выходы всех регистров сдвига всех блоков формирования остатков подключены к соответствующей группе информационных входов коммутатора, выход которого подключен ко входу знакового генератора и ко второму вхбду цифрового компаратора, выход знакового генератора подключен к третьему входу блока отображения, управляющий вход коммутатора подключен к выходу блока синхронизации, выход которого соединен со вторым выходом блока выборки интервала обработки, временной диаграммы, входы которого являются соответственно синхронизиро

ванным и контрольным входом устройства, а также блок выработки интервала обработки временной диаграммы, содержит триггер, элемент И, сЧетчик и компаратор, причем первый вход элемента И является синхронизационным входом блока, второй вход элемента И подключен к единичному выходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с выходом счетчика, второй вход которого подключен к выходу элемента И и является первым выходдм блока.

На чертеже приведена блок-схема логического анализатора.

Логический анализатор содержит вход I данных анализатора, вход 2 синхронизации, контрольный 3 вход, цифровой компаратор 4, постоянное запоминающее устройство 5, блок 6 5 отображения, знаковый генератор 7, коммутатор 8, блоки 9 -91/формирования остатков, регистры 10 сдвига, сумматор 11 по модулю два, блок 12 выработки интервала обработки временной диаграмъа.1, триггер 13, элемент 14 И, счетчик 15, компаратор 16, блок I7 установки нуля, блок 18 синхронизации.

Работа устройства основана на принципе сжатия информации с применением сдвигающих регистров с обратными связями. В данном устройстве применены шестнадцатиразрядные сдвигающие регистры с обратными связями от 7, 9, 12 и 16-го разрядов через сумматор по модул два.

Любые временные диаграммы, циркулирукяцие в цифровой аппаратуре и синхронизированные каким-либо синхроимпульсами, представляют собой последовательности единиц и нулей. Если эти последовательности подать на такие сдвигающие регистры, то на каждую последовательность они реагируют по разному, в результате чего в регистрах остаются кода, отличительные по содержанию от исходной последовательности. Назовем эти коды остаточными кодами или вкратце остатками. Очевидно, для каждого регистра в нашем устройстве количество таких кодов может быть .

Если входная последовательность тоже состоит из 16 единиц и нулей. тогда можно утверждать, что поскольку сдвигающий регистр с обратными связями является линейным, то каждой входной последовательности, количество которых равно 2 соответствует собственный остаток из 2 . Таким образом, если известен заранее остаток какой-либо входной последовательности, т.е. какой-либо предполагаемой временной диаграммы, а в результате измерения в сдвигающем регистре остал ся другой остаток, то со стопроцентной вероятностью можно утверждать, что временная диаграмма является ошибочной. Это касается и случая, когда входная информация содержит I6 бит. Если входная последовательность содержит 17 бит, то в этом случае из количества 2 последовательностей найдется по две такие, которые имеют одкнаковые остатки. Назовем эти после довательности родственными. Таким обраэои, если взамен предлагаемой после довательности на вход регистра приходит ошибочная родственная последовательность, то ошибка остается незамеченной, так как они имеют одинаковые остатки. Общее число ошибочных последовательностей может быть очевидно , и только один раз ошибка не может быть обнаружена. Поэтому ве роятность не обнаружения ошибки равн 1 2 IT - I при длине входной последовательно ти 18 бит, количество необнаруженных ошибок может быть 3 и т.д. В общем случае если сдвигающий состоит из п разрядов, а входная после довательность имеет длину m бит, кол чество необнаруженных ошибок может быть /-1, а количество ошибочных п следовательностей 2 -1. Вероятность необнаружения ошибок равна «ТП-П . , А 2 , 0когда i п где А 1когда Vrt 7П а вероятность обнаружения ошибки рав m-n 2 -1 | Когда число m стремится к бесковторой член РрХц- стремит- нечности, ся к 2 и пoэтo Гy в нашем случае PQ5H. 1-2 0,999998. Таким образом, при применении такого принципа почти со стопроцентной вероятностью можно утверждать является или нет временная диаграмма ошибочной, если заранее известна предполагаемая временная диаграмма и ее остаточный код. Логический анализатор работает следующим образом. На первый вход элемента И с проверяемого узла поступают синхросигналы на вход 2, на другой ее вход поступает сигнал с единичного выхода триггера, который устанавливается в положение } сигналом,поступакшщм от проверяемого узла по входу 3, и ко- торый определяет момент начала обработки временной диаграмьй проверяемого узла. Этим же сигналом запуска срабатьгаает блок установки нуля 17, который вырабатьтает импульс по переднему фронту сигнала запуска и устанавливает сдвигающие регистры в нулевые состояния, подготавливая тем самым их для обработки временных диаграмм. После установления триггера 13 в 1 на выходе элемента И 14 появляются импульсы, которью поступают на счетчик 15. Оператор с помощью клавишного регистра на пульте определяет количество нужных синхроимпульсов, за время которое требуется, чтобы проконтролировать временные днаrpaMNftj проверяемого узла. После того, как счетчик 15 сосчитает эти синхроимпульсы, на выходе компаратора 16 появляется сигнал, который срабатывает триггер 13 и счетчик импульсов. На этом временный интервал заканчивается. Тем самым заканчивается поступление импульсов на выходе элемента И 14 и прекращается поступление импульсов на синхронизирующие входы. Таким образом, блок 12 вырабатывает интервал времени, в течение которого контролируются временные диаграммы проверяемого узла. Диаграммы поступают на входы сумматора 1I, в котором происходит суммирование с сигналами обратной связи от регистров 10. Блоки 9, -9,. работают по принципу сжатия информации; в их сдвигающих регистрах происходит сдвиг информации по задним фронтам синхроимпульсов, поступающих от элемента 14 И. Временные диаграммы представляют собой последовательность единиц и нулей. На каходую последовательность сдвигающий регистр реагирует по разно му, в результате чего в регистрах остаются коды, отличные по содержанию от исходной последовательности. Эти коды - так называемые сигнатуры - через коммутатор 8 поступают на гене- ратор 7 и входы информационного компаратора 4. На другие входы компаратора поступают сигналы из постоянного запоминающего устройства, в котором записаны предлагае1 е остатки, снятые заранее с работоспособной эталонной схеь«ы. Синхронная работа постоянного запоминающего устройства, коммутатора и блока отображения информации обеспечивается блоком 8 синхронизации, который начинает работать после окончания каждого временного интервала, вырабатывает синхронизирующие импульсы и переключает коммутатор таким образом, чтобы он мог выдавать на своих выходах коды всех сдвигающих регистров последовательно. Синхронно с этим работает и постоянное запоминающее устройство, которое формирует адреса ячеек ПЗУ, в которых записаны соответствующие коды, 8 цифровом компараторе 4 происходит сравнение сигналов, поступающих одновременно на ПЗУ и коммутатор, и при обнаружении несоответствия управление передается к блоку 5 с целью индикации ошибки.. В знаковом генераторе 7 происходит преобразование остатков в конфигурации символов, в коTopbse через блок 6 отображаются в ви де знаков и точек рядом со знаками, соответствую(имн ошибочной диаграмме Формула изобретения , Логический анализатор, содержа щий цифровой компаратор, блок отобра жения и постоянное запоминающее устройство, причем выход постоянного за поминакицего устройства подключен к п первому входу цифрового компаратора, выход которого соединен с первым вхо дом блока отображения, второй вход которого объединен со входом постоян ного запоминающего устройства, о тличающийся тем, что, с целью расширения функциональных возмож ностей за счет обнаружения ошибоч1гых временных диаграмм логических схем, в логический анализатор введены fy:- бл ков формирования остатков, блок выработки интервала обработки временной диаграммы, блок синхронизации, коммутатор, блок установки нуля и знаковый генератор, при этом блок формирования остатков содержит сумматор по модулю два и шестнадцать регистров сдвига, первые входы которых подключены к первому выходу блока выработки интервала обработки временной -диаграммы, вторые входы регистров сдвига пoдKJЯoчeны к выходу блока установки нуля, выход седьмого, девятого, двенадцатого и шестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один из выходов которого является входом данных анализатора, выход сумматора по модулю два соединен со входом первого регистра сдвига данного блока формирования остатков, выходы всех регистров сдвига всех блоков формирования остатков подключены к соответствующей группе информационных входов коммутатора, выход которого подключен ко входу знакового генератора и ко второму входу цифрового компаратора, выход знакового генератора подключен к третьему входу отображения, управляющий вход коммутатора подключен к выходу блока синхронизации, выход которого соединен со вторым выходом блока выборки интервала обработки временной диаграммы, входы которого являются соответственно синхронизационным и контрольным входом устройства, 2. Анализатор по п, 1, о т л и ч аю щ и и с я тем, что блок выработки интервала обработки временной диаграммы содержит триггер, элемент И, счетчик и компаратор, причем первый вход элемента И является синхронизированным входом блока, второй вход элемента -И подключен к единичному выходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с выходом счетчика, второй вход которого подключен к выходу элемента И и является первьв выходом блока. Источники информации, принятые во внимание при экспертизе , Патент Франции № 2165345, кл. 5 06 Р П/00, опублик. 1978. 2, IEEE, Frans Tastum and Heas, 1975, т. 2A, P 4 прототип ,

k

I II Г1 I I II I I I I II «itimmttiV

tnnVinWPPF

tWF

/

.

-«

2

fj

Й

I«

8