Устройство для контроля многовыходных цифровых узлов Советский патент 1983 года по МПК G06F11/22 

входы входных компараторов являются входами Логического анализатора, вторые входы группы входных компараторов соединены и подключены к пот енциометр}, выходы группы входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и йторым входами блока выборки, выход которого подключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счетчика, управляющий вход которого соединен с выходом блока запуска и первым входом делителя, второй вход которого связан с выходом счетчика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока запуска связан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена с соответствующими выходами входных компараторов группы.

1 .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ . МНОГОВЫХОДШХ ЦИФРОВЫХ УЗЛОВ, со дер жащее генератор тестов, сумматор поj модулю два, регистр сдвига, группу сумматоров по модулю два, группу регистров сдвига блок свертки по модулю два. Индикатор, причём первые информационные входы т-сумма-. торов по мЬ|Дулю два группы соединены с соответствующими выходами контролируемого блока, первые информационные входы п-сумматоров по МОДУЛЮ два группы соединены с соответствующими выходами генератора тестов,группа информационных входов каждого сумматора по модулю два группы соединена с соответствующими информационными выходами соответствующего регистра сдвига группы, подключениями к информационным выходам сумматоров по модулю два ГРУППЫ, установочные входы регистров сдвига группы и регистра сдви- , га подключены к первому выходу генератора тестов, выходы сумматоров , ,по модулю два группы связаны с соответствующими входами блока свертки по модулю два, выход которого соеди- нен с первмм ин(|юрмаиионным входом сумматора по модулю два, группа ин-. формационнык входов которого подключена к соотеетствующим информационным выходам penictpa сдвига, по; люченным к выходу сумматора по модулю два, выходы регистра сдвига соединены с входами индикатора, группа вь ходов гейератр а тёсТов гюдключена к соответствующин входам контролируемого блока, отличаю щ е е с я тем, что q целью повывкэчия полноты контроля, в устрсЛство введены многоканальный логический анализатор и элемент И, при че гмрвая и вторая $ группы информационных входов многоканального логического анализатора соеда1нены соответственно с группой выходов reHejpaTopa тестов и группой выходов контрйлируемого блока, синхрониайрующ|«й вход многоканаль ного логического анализатора-связан с вторым обходом генератора тестов и. первым входом элемейта И, второй вход которого подеслючен к выходу многоканального логического эатора, выход элемента И соединен с управляющими входами всех регистров 4 .сдвига.. СП 4 2. УстрЫ ство по п. 1, о т л у ч а ю щ ё е с я тем, что :мнЬпэкайальный логический айализатор содержит входнс компаратор и группу входных компараторе, группу блоков памяти, компаратор кодов, группу переключателей, блок запуска, делитель-, счетчик, блок выборки, блок преоб-. разования последовательного кода в параллельнь1й, индикатор, элемент И-НЁ, потенциометр, причем первые /

Изобретение относится к цифровой вычислительной технике и может быть использовано для поиска неисправностей в сложных цифровых логических схемах автоматики и вычислительной техники.

Известно устройство для контроля многовыходных цифровых узлов, содержащее входной регистр, блок сравнения, блок управляемой задержки, блок памяти, блок управления памятью, блок управления отображением, блок отображения, блок синхронизации, генератор импульсов, первый, второй и Третий коммутаторы, блок формирования сигнала подсвета, генератор импульсов, генератор псевдослучайной последовательности и блок контроля по четности 1.

Недостатком устройства является низкое быстродействие при большом числе выходных контактов контролируемой схемы, так как для обнаружения места неисправности в режиме анализа длинных силхронных временных диаг грамм необходимо с помощью коммутатора поочередно подключать генератор псевдослучайной последовательности к всем выходным контактам контролируемой схемы. При этом оказывается невозможным одновременный анализ выходных последовательностей для нескольких вы вод OEI, что очень важно для сложных логических схем.

Наиболее близким к предлагаемому по технической сущности является устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, последовательно соединенные группу сумматоров по модулю два и группу регистров сдвига, блок свертки по модулю два, сумматор по модулю два, регистр сдвигов и индикатер кодов ,2.

Недостатком этого устройства является низкая информативность кода, высвечиваемого на индикаторе, так как такой код (сигнатура) не указывает ни характеристик обнаруженной ошибки (случайная или устойчивая, одиночная или многократная и т.д.), ни места возникновения ошибки в контролируемой схеме, т.е. устройство

не позволяет выполнять анализ временных диаграмм двоичных последовательностей на выходе контролируемой схемы.

Цель изобретения - повышение

полноты контроля.

Поставленная цель достигается тем, что в устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, сумматор

по модулю два, регистр сдвига, группу сумматоров по модулю два, группу .регистров сдвига, блок свертки по модулю два, индикатор, причем перBbie информационные входы т-сумматоров по модулю два группы соединены с соответствующими выходами кон.тролируемого блока, первые информационные входы п-суМматоров по модулю два группы соединены с соответ ствущими выходами генератора тесто группа информационных .входов каждого сумматора по модулю два группы соединена с соответствующими информационными выходами соответствующего регистра сдййга группы, подключенныии к информационным выходам сумматоров .по модулю два группы, ус тано.оонные входы регистров сдвига группы и регистра сдвига подключены к первому выходу генератора тестов, шхо/ сумматоров по модулю два гру пы свйэаны с соответствующими входа ,«1 блоха: свёртки по модулю два. выход которого соединен с первым информационным входом сумматора по модулю два, группа информационных входов которого подключена к соответствующим информационным выходам регистра сдвига, подключенным к выходу сумматора подмодулю два, выхо ды регистра сдвига соединены с вхо. дами индикатора, группа выходов генератора тестов подключена к соот ветствующим входам контролируемого блока, введены многоканальный логический анализатор и элемент И, приМем первая и вторая группы информационных входов многоканального логи ческого анализатора соединены соответственно с группой выходов генера тора тестов и группой выходов контр лируемого блока, синхронизирующий вход многоканального ) логического анализатора связан с вторым выходом генератора тестов и первым входом элемента И, второй вхдд которого под ключен к выходу шогаканальногр логического анализатора, выход элемен та И соединен с управляющими входами всех регистров сдвига. Многоканальный логический анализатор содержит входной компаратор и группу входных компараторов, груп пу блоков памяти, компаратор кодов, группу переключателей, блок запуска делитель, счётчик, блок выборки, бло преобразования последовательного кода в параллельный, индикатор, элемент И-НЕ, потенциометр, причем первые входы входных компараторов являются входами логического анализатора, вторые входы группы входных компараторов соединены и подключены к потенциометру, выходы группы входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которогоподключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счетчика, управляющий вход которюго соединен с выходом блока запуска и первым входом делителя, второй вход которого связан с выходом счет.чика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока Запуска связан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена :С соответствующими выходами входных компараторов группы. На фиг. 1 изображена функциональная схема предлагаемого устройства для контроля многовыходных цифровых узлов;.14а фиг, 2 - структурная схема логического анализатора. Устройство контроля многовыходных цифровых узлов содержит генератор 1 тестов, контролируемый логический блок 2, входы 3 многоканального логического анализатора Ц, группу сумматоров 5. по модулю два, группу регистров 6 сдвига, блюк 7 свертки по модулю два, сумматор 8 по модулю два, регистр 9 сдвига, индикатор ID, Входы П являются входами Начальная установка всех регистров, выход 12 - выходом Исходное состояние генератора 1 тестов, входы 13 - входами сдвига всех регистров, выход 14 - выходом тактирования генератора 1 тестов. Устройство содержит элемент И 15. В схеме устройства может быть использован любсж серийно выпускаемый логический анализатор, например анализатор логический шестнадцатиканальный 80б. Логический анализатор содержит входные компараторы 16 группы блоки, 17 памяти группы, компаратор 18 кодов , группу переключателей 19 выбора запускающего слова, блок 20 запуска, делитель 21, счетчик 22, блок 23

выборки, блок 2k преобразования последовательного кода в параллельныйр индикатор 25, элемент И-НЕ 2б, потенциометр 27 установки уровня, входной компаратор 28.

Устройство для контроля многовыходных цифровых узлов работает в следующих режимах: установление факта наличия неисправности; анализ логичес ких состояний и логических временных диаграмм. Работа устройства начинает по сигналу Пуск. При этом обеспечивается включение генератора 1 тестов и установка в начальное состояние регистров 6 и 9 сдвига по сигналу Исходное состояние, поступающему с выхода 12 генератора 1 тестов на входы 11 Начальная установка всех регистров. Генератор 1 тестов вырабатывает тестовые сигналы, поступающие на входы контролируемого логического блока 2 и входы 3 анализатора t, а также вырабатывает на выходе 17 тактовые импульсы, необходимые для синхронизации анализа тора k (вход 18) и для формирования сигнала Сдвиг всех регистров 6 и 9 сдвига (вход 13). Информация с каждого вывода контролируемого ло гического блока 2 поступает на вход 3 многоканального логического анали затора и на входы сумматоров 5 по модулю два. В режиме установления факта наличия неисправности обеспечивается анализ длинных синхронных временных диаграмм путем сжатия информации с применением генераторов псевдослучайной последовательности, В устройстве применены генераторы псевдослучайной последовательности по числу анализируемых каналов, построенные с использованием сумматоров 5 по модулю два и регистров 6 сдвига с цепями обратных связей через сумматоры. Так как контролируемый логический блок 2 может быть последовательного типа, т.е содержать элементы памяти, требующие начальной установки, часть тестовой последовательности, вырабатываемой генератором 1 тестов, используется для установки в исходное состояние контролируемого логического блока 2 Момент окончания процесса установки контролируемого логического блока 2 в исходное состояние определяется по совпадению выходных кодов логического блока с запускающим словом,

набранным на переключателях 19, Сравнение кода исходного состояния блока 2 с запускающим словом осуществляется компаратором 18 кодов логического анализатора 4. Затем срабатывает блок 20 запуска, который обеспе- чивает включение блока 17 памяти каналов анализатора с учетом времени заданных задержек, отсчитываемых счетчиком 22 цифровой задержки, а также включение генераторов псевдослучайной последовательности путем подачи тактовых импульсов с генератора 1 тестов через элемент И 15 на входы Сдвиг 13 всех регистров 6 и 9 сдвига. При поступлении тактовых импульсов на генераторы псевдослучайной последовательности, установленные в каждом канале контролируемого логического блока 2, осуществляется сжатие последовательности сигналов на сумматорах 5 и регистрах 6 сдвига. Блок 7 свертки по модулю два производит.-;преобразование последовательностей сигналов с сумматоров 5 в одну последовательность, которая , сжимается на сигнатурном анализаторе (регистр 9 с сумматором 8 по модулю два в цепи обратной связи), Результат контроля в виде кода сигнатуры индицируется на индикаторе 10. Измеренное таким образом значение сигнатуры сравнивается с эталонным значением, зафиксированным в технической документации на данное контролируемое изделие. Контролируемый логический блок 2 признается исправным в случае совпадения значений измеренной и эталонной сигнатур.. В противном случае осуществляется поиск места неисправности по содержимому регистров 6 сдвига, установленным в каждом канале. Определение номера канала, содержащего неисправHOCT j осуществляется по несовпадению значений сигнатур, зафиксированных на регистрах б, с эталонными сигнатурами для каждого канала. Уточнение места неисправности ро времени осуществляется с помощью анализатора k путем проведения режимов анализа логических состояний ,и анализа логических временных диаграмм. В режиме анализа логических состояний и логических временных диаграмм контролируемые последовательности с выходов генераторл 1 тестов и контролируемого логицеского блока 2 подаются на входы 3 анализатора k. Входные компараторы 16 обеспечивают формирование нормированных импуль-сов с учетом уровней срабатывания, устанавливаемых потенциометром 27 установки уровня, и подачи нормированных импульсов на входы элементов блока 17 памяти каIналов. Запоминающие последовательности логических состояний в каждом канале осуществляются на элементах блока 17 памяти каналов при наличии тактовых импульсов на входе и поступлении сигнала разрешения эйписи в памяти, на элемент И-НЕ 2б с делителя 21. В.ыбор участка контролируемых последовательностей для детального анализа с помощью логического анализатора осуществляется путем задания значения запускающего слова на переключателях 19 и значеь я цифровой задержки на счетчик 22 при повторных тестах блока 2, Содержимое блока 17 памяти каналов через блок 23 выборки и блок 2 преобразования последовательного кода в параллельный представляется на экране электронно-лучевого индикатора 25 в виде логических состояний (О и П) или в виде логических временных диаграмм для сравнения с эталонными значениями. I

Использование в устройстве для контроля цифровых узлов логического анализатора совместно с параллельно работающими генераторами псевдослучайных кодов позволяет не только установить факт наличия неисправности в контролируемом блоке, но и обеспечить возможность поиска неисправностей путем анализа временных двоичных последобательностеи на выходе конконтролируемого блока. Кроме того, предлагаемое устройство обеспечивает автоматическую установку в исходное состояние исследуемой последовательной -схемы и запуск генераторов псевдослучайных кодов по исходному состоянию исследуемого блока, что существенно упрощает процедуру поиска неисправностей в сложных схемах.

Указанное в устройстве включение логического анализатора и параллельно работающих генераторов псевдослучайных кодов позволяет строго

формализовать последовательности дей-ствий по обнаружению неисправностей многовыходных цифровых«узлов, а именно установление факта неисправностей контролируемой схемы с помощью группы генераторов псевдослучай ных кодов, блока свертки по модулю два и сигнатурного анализатора; обнаружение места неисправности в канале (номера канала) с помощью параллельно работающих генераторов псевдослучайных кодов и места неисправности во времени путем анализа-временных диаграмм с помощью логического анализатора.

Такая формализация действий приводи т к упрощению процесса и сокращению времени поиска неисправностей в цифровых узлах с большим числом выходов.

Предлагаемое устройство для контроля многовыходных цифровых узлов может найти широкое применение.6 производственных условиях для отладки логических блоков и для поиска неисправностей в цифровых блоках в УСЛОВИЯХ эксплуатации.

,.%сГ

Фиг1