Устройство для сопряжения процессора с устройством отображения информации Советский патент 1982 года по МПК G06F3/04 

(5) УСТРОЙСТВО для СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ОТОБРАЖЕНИЯ ИНФОРМАЦИИ

1

Изобретение относится к вычислительной технике и может быть исполь- зовано в системах с удаленными от процессора внешними устройствами, например устройствами отображения информации.

Известны устройства для сопряжения процессора с устройствами ввода-вывода, содержащие буферные регистры ввода и вывода, регистры приема и выдачи, блок преобразования информации, накопители выдачи и приема, блок управления и дешифраторы адреса и команд СП .

Недостаток этих устройств состоит в их сложности.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для сопряжения, содержащее процессор, устройство отображения, включающее блок приема информации, блок приема сигналов состояния, входы которых соединены соответственно с первым и вто

рым входами процессора, блок индикации, блок передачи сигналов управления, выход которого соединен с процессором через блок защиты интерфейса, панель управления процессора, причем все указанные блоки уст ройства отображения соединены с блоком знакогенерации, формирователь сигналов готовности, входы которого соединены соответственно с выtoходами блока знакогенерации, с панелью управления, с выходом блока приема информации.

В этом устройстве для отображения инфор нации данные из процессора

15 на блок индикации поступают по интерфейсу, состоящему из некоторого количества частных интерфейсов (линий связи). По каждой из этих линий связи пе зедается различная информа30ция в зависимости от режима работы. Наиболее сильные помехи возникают в таких линиях связи при изменении режимов работы, вызывающих переключение линий связи. Поэтому перекгвочёние линий связи (интерфейсов производится в заданное время на основании информации, поступающей в соответствии с программой из вычислительной системы или от оператора с панели управления устройства контроля. Этот позволяет за счет приостановки управления на время переключения устранить сбои в программе и исключить зависания в системе связи С21,

Недостаток известного устройства состоит в низких быстродействии и надежности, так как устройство не исключает влияния помех, не зависящих от переключений в аппарату1зе и вызывающих искажение данных о состоянии устройства, и простаивает в течение периодов переключений,

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор приема сигналов управления , первым выходом подключенный ко входу управляющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формирования сигналов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входо устройства отображения информации, вход дешифратора приема управляющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и втрым и третьим входами устройства отображения информации, введены счечик задержки и блок анализа состояний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с Третьим выходом буферного регистра, единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму входу буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема .сигналов управления и первым единичным входом второго триггера, а

выход - с первым входом второго элемента И, второй вход которого подклю чен к третьему выходу дешифратора приема сигналов управления, а выходко второму единичному входу второго TfjHrrepa, второй выход и третий вход блока формирования сигналов готовнос- тей соединены соответственно с четвертыми входам и выходом устройства

отображения информации.

Блок формирювания сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока нулевой вход -с нулевым входом второго триггера и третьим входом блока, а единичный выход с первым входом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока.

На чертеже представлена блок-схема устройства.

Устройство содержит счетчик 1 задержки, процессор 2, буферный регистр 3. дешифратор i приема сигналов управления, устройство 5 отображения УО, состоящее из блока 6

усилителей-приемников, блока 7 приема и дешифрации сигналов состояния, блока 8 индикации, блока 9 передачи сигналов управления и блока 10 знакогенерации и синхронизации, блок 11 формирования сигналов готовности и блок 12 анализа состояний, выход 13 процессора.

Блок 12 содержит триггеры 14 и 15 и элементы И 16 и 17, а блок 11элемент И 18, триггеры 19 и 20.

Процессор 2 обеспечивает выборку из памяти, обработку и передачу данных в одно или несколько устройств отображения с заданной последовательностью. Процессор 2 выдает информацию в буферный регистр, с выхода которого через усилители она выдается S линию связи. Дешифратор k принимает из линий через усилители управляющие сигналы.

Устройство 5 отображения, предназначено для приема, преобразова- ния и отображения на индикаторе сигналов, поступающих из процессора. Устройство отображения может быть

выполнено как экранный пульт графического дисплея, В состав УО входят блоки 6 и 7, содержащие лииейньк усилители-приемники и блок S, включай. щии усилители-передатчики, a также блок 10 знакогенерации и синхронизации. Конструкция блока 10 зависит от типа индикатора, а сам блок 10 предназначен для обработки и преобр зования поступающей информации, например для формирования сигналов от клонения луча электронно-лучевой трубки в блоке индикатора. В блоке 10 формируются также сигналы синхронизации об окончании перемещения луча по экрану и сигналы для сообще ния процессору об ошибках в приняты данных или о необходимости приема. Блок 12 анализа состояния предна начен для выработки сигналов управления подготовкой и передачей данных в зависимости от готовности дан ных для передачи и от готовности линии связи и УО к приему информации. Устройство работает следующим об разом. Данные из процессора 2 в устройство 5 отображения передаются отдел ными посылками, в каждой посылке пе редается не более 10 байтов, определяющие координаты одной точки на экране дисплея или код одного или несколько символов. Данные в каждой посылке передаются синхронно, а посылки передаются асинхронно. Пос,е передачи очередной посылки производится подготовка данных для следующей посылки, которая передается только после прихода управляющего сигнала из УО, сообщающего о его готовности к приему. Если к этому времени информация для посылки подготов лена, то вся посылка передается без получения внутри посылки ответных си нахюв. Подготовка данных, т.е. выборка и памяти процессора 2 и запись их в бу ферный регистр 3 производится тогда когда триггер 14 выключен. Триггер Ц включается тогда, когда подготовлены данные для очередной посылки. Кагда УО 5 готово принять очередную посылку, то включается три1 гер 15. Триггер включается сигналами готовности, поступающими по линии связи через блок 9 и дешифратор k. Если триггеры It и lij включены, то через элемент И 1б проходит сигна разрешающий передачу данных из буфер ного регистра 3 в УО 5. После окончания передачи данных в посылке буферный регистр 3 вырабатывает сиг776нал Конец передачи, который устанавливает оба триггера k и 15 в исходное состояние и включает счетчик 1 задержки. При этом в счетчике задержки 1 начинается подсчет импульсов синхронизации. Максимальное время работы счетчика равно времени прохождения сигнала по линии связи от УУ до УО и обратно. После отработки заданного времени счетчик включает специальный триггер, кото-, рый может включаться также сигналом готовности первого уровня. Информация, поступающая в УО 5, проходит через два уровня. Сначала данные из блока 6 попадают во входные регистры не показаны блока 10 (при этом одновременно включается триггер 19), а затем из регистров в преобразователь. Режимы обработки информации в блоке 10 определяются сигналами состояния из блока 7 (для отображения векторрв, знаков и т.д. В преобразователе ( не показан) блок) 10 формируются сигналы, обеспечивающие получение изображения на экране индикатора в блоке 8. Преобразователь - это генератор векторов и генератор знаков. Прохождение информации в блоке 10 позволяет совместить во времени процессы обработки информации, переданной в предыдущей посылке, и прием по линии связи очередной посылки.. В соответствии с прохождением информации в блоке 10 формируются два вида сигналов готовности первого и второго уровней ГОТ 1 и ГОТ2. Сигналы готовности формируются по сигналу окончания работы преобразователя (при окончании формирювания очередного элемента на экране индикатора) . При во входном буфере есть информация (включен триггер 20), то она переписывается (передается) в преобразователь и формируется импульс, который выключает триггеры 20 и 19 и через блок передается в процессор 2. Этот импульс является сигналом ГОТ1, который свидетельствует о готовности УО 5 принять очередную посылку. Если же к моменту окончания работы преобразователя во входных регистрах нет информации (триггер 20 выключен), то включается триггер 19 и на выходе элемента И 18 появляется сигнал, который поступает в блок 9 и после стробирования синхроимпульсами передается в процессор 2 в виде серии импульсов. Эта серия импульсов является сигналом ГОТ2, который показывает, что вся принятая информация обработана и УО находится в режиме ожидания. Сигналы ГОТ1 и ГОТ2 расшифровываются в дешифраторе 4 и включают т-риг гер 15 готовности УО, после чего раз решается передача очередной посылки в УО. Передача по линии связи готовности одиночным импульсом позволяет ускорить передачу данных, так как сокращает до минимума интервалы между посылками. Однако в результате помех одиночный импульс может показаться и потеряться в линии связи. В этом слу чае после окончания обработки данных в УО 5 сформируются многократные сигналы ГОТ2,.которые исключают пропадание сигналов готовности и, следовательно, исключают зависание в системе. Кроме того, два сигнала готовности позволяют передавать в процессор 2более полную информацию о состояни УО 5. Серия импульсов ГОТ 2 передается в линию связи из блока 9 ДО тех пор, пока в блок 10 не попадут данные оче редной посылки. Из-за задержки си1- налов в линии связи поступление импульсов ГОТ2 в дешифратор k закончится с задержкой по отношению к моменту окончания передачи очередной помылки. Поэтому, чтобы импульсы ГОТ2 не включили триггер 15 готовности повторно, после чего как уже посланы в УО 5 данные в ответ на этот сигнал ГОТ2, эти импульсы блокируются на элементе И 17 сигналом со счетчика 1 задержки. Таким образом, после окончания пе редачи посылки из буферного регистра 3включается счетчик 1 задержки и выключается триггер 15. Несмотря на то, что поступление импульсов ГОТ2 продолжается, они не проходят через элемент И 17 и не могут повторно включить триггер 15. При этом исключается возможность повторной передачи в УО 5 одной и той же посылке Блокировка сигнала ГОТ2 (на элементе И 17} должна продолжаться в те чение времени распространения сигнала по линии связи от процессора 2, В связи с тем, что длина линии связи может быть различной, то для ТОГО, чтобы не снижать скорость обмена в линии, длительность сигнала задержки должна изменяться в зависимости от длины линии связи. Для этого в устройстве как только посылка данных поступит во входной буфер, а оттуда в преобразователь блока 10 (время прохождения данных через входной буфер составляет 0,1-0,2 мкс) на входе блока 9 формируется сигнал ГОТ1 и снижается сигнал ГОТ2. Сигнал ГОТ1 после приема и расшифровки в дешифраторе Ц включает триггер 15 готовности УО и устанавливает счетчик 1 задержки в исходное состояние. Кроме этого.для большей надежности (если сигнал ГОТ1 исказился в линии связи) установка счетчика 13 в исходное состояние производится также сигналом, формируемым счетчиком с задержкой, равной задержке сигнала в линии связи максимальной длины для данного устройства. Таким образом, устройство обеспечивает повышение быстродействия и надежности. Формула изобретения 1. Устройство для сопряжения процессора с устройством отображения информации, содержащее дешифратор приема сигналов управления, первым выходом подключенный ко входу управляющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формирования си|- налов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входом устройства отображения информации, вход дешифратора приема управляющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и вторым и третьим входами устройства отображения информации, отличающееся тем, что, с целбю повышения быстродействия устройства, в него введены счетчик задер ; ки и блок анализа состояний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходом буферного регистpa, единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму вх ду буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема сигналов управления и первым единичным входом второго триггера, а выход - с первы входом второго элемента И, второй вход которого подключен к третьему выходу дешифратора приема сигналов управления, а выход - ко второму единичному входу второго триггера, второй выход и третий вход блока формирования сигналов готовностей соединены соответственно с четвертыми входом и выходом устройства отображения информации.

причем единичный вход первого три|- гера соединен с первым входом блока, нулевой вход - с нулевым входом второго триггера и третьим входом блока, а единичный выход - с первым входом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока.

Источники информации, принятые во внимание при экспертизе

1,Авторское свидетельство СССР по заявке № 2735959/l8-2t,

«л. G 06 F З/О, 1979.

2.Патент Японии № 52-41618, кл. 97(7)62, 1977 (прототип).