Устройство для генерации векторов на индикаторе с черезстрочной разверткой Советский патент 1982 года по МПК G06F3/153 

() УСТРОЙСТВО ДЛЯ ГЕНЕРАЦИИ ВЕКТОРОВ НА ИНДИКАТОРЕ С ЧЕРЕЗСТРОЧНОЙ Изобретение относится к вычислительной технике и может быть использовано в устройствах отображения гра фической информации, в которых оконечным устройством является индикатор с черезстрочной разверткой. Известно устройство для генер|9ции векторов на индикаторе с черезстрочной разверткой, содержащее два блока сложения, пять регистров, четыре счетчика, одиннадцать мультиплексоро блоки памяти на две телевизионные строки 1 . Недостатком этого усгройства явля ется то, что оно позволяет вычислять точки пересечения векторов только с одной телевизионной строкой и имеет большой объем оборудования. Наиболее близким техническим решением к изобретению является устрой ство, содержащее восемь регистров, четыре постоянных запоминающих устройства, мультиплексор, двенадцать . РАЗВЕРТКОЙ блоков памяти и общее устройство управления 23. Недостатком данного устройства является низкое быстродействие. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что в устройство для генерации векторов на индикаторе с черезстрочной разверткой введены дополнительные строчные формирователи векторов, первые информационные входы которых подключены к выходу триггера знака, выходам одного из регистров начальных координат, выходам блока постоянной памяти, выходу младшего -разря-. да регистра кода вектора и выходам регистра длины вектора, первые управляющие входы их подключены к выходу третьего дешифратора, вторые информационные входы, информационные выходы и первые управляющие выходы их подключены соответственно к вторым информационным выходам, вторым информационным входам и седьмым управляющим входам основных строчных формирователей векторов, входы сигнала загрузки и выходы разрешения загрузки информации последующего дополнительного строчного формирователя векторов соединены с соответствующими выходами и входами предыдущего основного стро ного формирователя векторов, вторые управляющие входы и вторые управляющие выходы каждого дополнительного строчного формирователя векторов соответственно подключены к блоку синхронизации и другим входам второго элемента ИЛИ.

При этом дополнительный строчный формирователь векторов содержит элементы 2И-ИЛИ, третий, четвертый и пятый элементы ИЛИ, пять элементов И, группы элементов 2И-ИЛИ, четвертый дешифратор, три регистра и два счетчика, причем одни из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ групп являются одними информационными и управляющими входами формирователя, другие входы соединены с выходом первого элемента И а их выходы через первые и вторые регистры и счетчики соединены с другими информационными выходами фсГрмирова.теля, первый вход первого элемента И соединен с инверсным выходом третьего реги-стра, входы которого через третий и четвертый элементы ИЛИ подключены соответственно к выходу первого элемента И и к выходу второго элемента И, соединенному с первым входом пятого элемента ИЛИ, второй вход которого и первый вход второго элемента И соединены с выходом переполнения первого счетчика, выход пятого элемента ИЛИ соединен с входами установки нуля первых и вторых регистров и счетчиков и с вторым входом четвертого элемента ИЛИ, выходы младшего и старшего разрядов второго регистра соединены с входами второго элемента 2И-ИЛИ, выход которого соединен с вторым входом второго элемента И и инверсны входом третьего элемента И, выход которого соединен с управляющими входами второго регистра, второго счетчика и первыми входами четвертого и пятого элементов И, вторые входы которых соединены с выходами первого регистра, а выходы - с управляющими входами второго счетчика, вторые выходы которого через четвертый дешифратор соединены с другими управляющими выходами формирователя.

На фиг.1 представлена функциональная схема устройства; на фиг.2 функциональная схема основного строчного генератора векторов; на фиг.З функциональная схема дополнительного СФВ; на фиг.4 - принцип кодирования изображения векторов в постоянном

запоминающем утсройстве.

Устройство для генерации векторов для индикатора с черезстрочной разверткой содержит задающий генератор 1, счетчик 2 координаты развертки

5 хТ, счетчик 3 координаты развертки уТ, блок 4 синхронизации, дешифратор 5, триггер 6 знака приращения кОординаты X, регистр 7 начальной координаты хц, регистр 8 младших разрядов значения начальной координаты у г регистр 9 кода вектора, регистр 10 длины вектора, информационные входы 11-15 устройства, выходные сигналы 16 и 17 блока 4 синхронизации, являющиеся соответственно сигналами разрешения занесения информации и сброса входных регистров, дешифрато|э 18, постоянное запоминающее устройство 19 дешифратор 20, управляющий вход 21 которого соединен с блоками Ц синхронизации, элементы ИЛИ 22 и 23, выходной регистр 2k устройства, выход 25 устройства, соединенные с блоком 4 синхронизации вход 26 Данные установлены и выход 27 Данные приняты, основные строчные формирователи 28 векторов (СФВ) каждый из которых имеет первые и вторые 33-36 информационные входы, первые управляющие входы 37 и 38, вход 39 сигнала загрузки, выход 40 и вход 41 сигнала разрешения загрузки, первые управляющие 42 и информационные 43 выходы, вторые, третьи, четвертые, пятые, шестые и седьмые управляющие входы 44-49, вторые информационные выходы 50-53, первые 54 и вторые 55 адресные входы, выход 5б сигнала загрузки и содержит регистр 57 знака лх, счетчик 58 координаты X, регистр 59 сдвига, счетчик 60 длины вектора, регистр 61 памяти, дешифратор 62, элементы ИЛИ 63 и 64, элементы И б5-б9,элементы 2И-ИЛИ 70 и 71, группы элементов 2 И-ИЛИ 7274, группу элементов ЗИ-ИЛИ 75, блок 76 постоянной памяти, выходной регистр 77, регистр 78 занятости СФВ и дешифратор 79, -дополнительные СФВ 80, каждый из которых имеет первые 81-8 и вторые 85-88 информационные входы, вход 89 и выход 90 сигнала загрузки, вход 91 и выход 92 сигнал разрешения загрузки, первые 93 и вт рые 9А управляющие входы, первые 95 и вторые Эб управляющие выходы и ин формационные выходы и содерж первый регистр 101 знака дх, второй счетчик 102 координаты х. второй ре гистр 103 сдвига, счетчик 10 длины вектора,дешифратор 105 ,элементы .ИЛИ 106-108,элементы И 109-113,элемен ты 2И-ИЛИ 1Й и 115, группы элементов 2И-ИЛИ- 116-118 и третий регистр 119 занятости дополнительного СФВ. Устройство работает следующим об разом.. Когда на информационных входах 11 15 устройства установлены реальные данные, на вход 26 поступает сигнал Данные установлены, и если до это го поступил в блок 4 синхронизации с выхода элемента ИЛИ 22 сигнал Входные регистры свободны, то бло k синхронизации вырабатывает по линии 17 сигнал Разрешение занесения информации. При этом входная инфор мация с шин 11- знак дх - 1 бит 12- XH - К бит 13- младшие разряды Уц - К бит 14- код вектора - ( -1) бит 15 - значение длины вектора - (2 -1) бит (в конкретной реализации устройства ) загружается соответственно в триггер 6, регистры 7-10. Эта информация посредством дешифритора 18 направляется в СФВ, номер которого задается регистром 8, однако загрузка выбранного СФВ происходит только тогда, когда выбираемый СФВ свободен, т.е. на инверсном выходе регистра 78 или 119 занятости основногоили дополнительного СФВ устанавливается уровень логической 1. При этом информация с выходов, триггера 6, регистра 7, постоянного запоминающего устройства 19 совместно с выходом младшего разряда регистра 9 кода вектора, регистра 10 через элемент 2И-ИЛИ 70 (И ) и группы элементов 2И-ИЛИ 72-7 (118, 116 и 117) загружается соответственно в регистр 57 (101 )| счетчик 58 (102Ь регистр 59 (103) сдвига и счетчик 60 (10) длины вектора основного 8 (дополнительного) СФВ. Для основного СФВ одновременно с этим производится загрузка регистра 61 памяти, количество разрядов которого равно числу модулей памяти в блоке 76, от дешифратора 20 через группу элементов ЗИ-ИЛИ 75. Далее, если СФВ основной, производится запись начальной точки вектора в блок 76 памяти, при этом номер модуля памяти задается соответствующим ему триггером регистра 61 памяти, адрес старшими разрядами регистра 57, а управляющим сигналом служит сигнал с входа 45 из блока синхронизации. Через время, необходимое для записи информации, блок Ц синхронизации вырабатывает по входу 44 стробирующий сигнал, который поступает на элемент И 62 и сбрасывает регистр б1 памяти, а через элемент И б5 производит вычитание единицы из содержимого счетчика 60 длины вектора, производит сдвиг регистра 59 влево на один бит, увеличивает или уменьшает содержимое счетчика 58 в зависимости от состояния регистра 57 знака дх, при этом, если с выхода отрицательного переполнения счетчика 60 длины вектора не поступил сигнал окончания построения вектора,а выход элемента 2 ИИЛИ 71 находится в состоянии логической 1, что указывает на окончание построения вектора в данной телевизионной строке,; и регистр 61 памяти обнулен, а также имеется разрешающий уровень сигнала разрешения, загрузки информации по входу 41 от следующего СФВ, с выхода элемента И 68 поступает в следующий СФВ сигнал загрузки по выходу 5б. Данные с выходов ре-, гистра 57 знака дХ, счетчика 58, регистра 59 сдвига и счетчика длины вектора 60 по соответствующим входам и выходам 52,49,50 и 51 поступают в следующий СФВ, где отработка вектора продолжается. Отработка данных вектора в дополнительном СФВ происходит аналогично отработке в основном СФВ, за исключением того, что в дополнительном СФВ не требуются средства хранения видеоинформации, поэтому процессы, связанные с записью и чтением информации в блоке памяти СФВ отсутствуют. Записанные в блоке памяти СФВ анные считываются под управлением счетчиков 2 и 3, а также дешифратора 5 и счетчика 3 при этом дешифратор выбирает СФВ, из которого считываются данные, а выходы старших разрядов счетчика задают значение адреса в блок 76. Так как средства хранения информации о точках пересечения векторов с телевизионными строками имеются только в основном СФВ, то в нечетном полукадре отображение, информации, начальная координата Уц и зна чение счетчика 3 уменьшаются на единицу. Считанные данные поступают через выходной регистр 77 основных СФВ, через элемент ИЛИ 23 и через вы ходной регистр 24 на выход 25 видеоинформации устройства. Сравнение предлагаемого устройства при , где п - число СФВ, с из вестным показывает, что быстродействие устройства возрастает в 4-5 раз, это позволяет использовать его в высокопроизводительных системах отображения графической информации. Формула изобретения 1. Устройство для генерации векто ров на индикаторе -с черезстрочной разверткой, содержащее последовательно соединенные задающий генерато счетчики координат развертки, подклю ченные к блоку синхронизации, первый дешифратор, соединенный с выходами младших разрядов одного из счетчиков координат развертки, триггер знака, регистры начальных координат, кода и длины вектора, первые входы которых соединены с соответствующими информационными входами устройства, а входы разрешения занесения информации и сброса подключены к блоку синхронизации, второй дешифратор, соеди ненный с выходами младших разрядов одногр из регистров начальных координат, управляющий вход которого под ключен к блоку синхронизации, третий дешифратор, подключенный к выходам другого регистра начальных координат а выходы регистра кода вектора за исключением младшего разряда соедине ны с входами блока постоянной памяти и строчные формирователи векторов, первые информационные входы которых подключены к выходу триггера знака, выходам одного регистра начальных координат, выходам блока постоянной памяти и выходу младшего разряда реги-стра кода вектора и выходом регист ра длины вектора, первые управляющие, входы строчных формирователей векторов соединены с выходами второго и третьего дешифраторов, первые информационные и управляющие выходы каждого строчного формирователя векторов через первый элемент ИЛИ и выходной регистр и через второй элемент ИЛИ соответственно подключены к выходу устройства и блоку синхронизации, который соединен соответственно с вторым, третьим, четвертым, пятым и шестым управляющими входами каждого строчного формирователя вектора, первые и вторые адресные входы которых подключены к выходам старших разрядов одного из счетчиков координат развертки и выходам первого де шифратора, о т л ичающее ся тем, что, с целью повышения быстродействия устройства, оно содержит дополнительные строчные формирователи векторов, первые информационные входы которых подключены к выходу триггера знака, выходам одного из регистров нацальнь|х координат, выходам блока постоянной памяти, выходу младшего разряда регистра кода вектора и выходам регистра длины вектора, первые управляющие входы их подключены к выходу третьего дешифратора, вторые информационные входы, информационные выходы и первые управляющие выходы их подключены соответственно к вторым информационным выходам,, вторым информационным входам и седьмым управляющим входам основных строчных формирователей векторов, входы сигнала загрузки и выходы разрешения загрузки информации последующего.дополнительного строчного формирователя векторов соединены с соответствующими выходами и входами предыдущего основного строчного формирователя векторов, вторые управляющие входы и вторые управляющие выходы каждого Дополнительного строчного формирователя векторов соответственно подключены к блоку синхронизации и другим входам второго элемента ИЛИ. 2. Устройство по п.1, о т л и ч аю щ е е с я тем, что дополнительный строчный формирователь векторов содержит элементы 2И-ИЛИ, третий, четвертой и пятый элементы ИЛИ, пять элементов И, группы элементов 2И-ИЛИ, четвертый дешифратор, три регистра и два счетчика, причем одни из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ групп являются одними информа ционными и управляющими входами формирователя, другие входы соединены с выходом первого элемента И, а их выходы через первые и вторые регистры и счетчики соединены с другими информационными выходами формирователя, первый вход первого элемента И соединен с инверсным выходом третьего регистра, входы которого через третий и четвертый элементы ИЛИ подключены соответственно к выходу первого элемента И и к выходу второго элемента И, соединенному с первым входом пятого элемента ИЛИ, второй вход которого и первый вход второго элемента И соединены с выходом переполнения первого счетчика, выход пятого элемента ИЛИ соединен с входами установки нуля первых и вторых регистров и счетчиков и с вторым входом четвертого элемента ИЛИ, выа A.tuHa ffeufnofla 9 ХОДЫ младшего и старшего разрядов второго регистра соединены с входами второго элемента 2И-ИЛИ, выход которого соединен с вторым входом второго элемента И и инверсным входом третьего элемента И, выход которого соединен с управляющими входами второго регистра, второго счетчика и первыми входами четвертого и пятого элементовИ, вторые .входы которых соединены с выходами первого регистра, а выходы - с управляющими входами второго счетчика, вторые выходы которого через четвертый дешифратор соединены с другими управляющими выходами формирователя. Источники информации, принятые во внимание при экспертизе V. Патент Англии № 1503362, кл. Н Ц Т, опублик.1978. 2. Патент Англии № 1 86615, кл. Н i Т, опублик. 1977 (прототип).

iflkk

53Ш 45

s gk

фиг.Ъ