Устройство аналого-цифрового преобразования для измерения параметров моноимпульсных сигналов Советский патент 1982 года по МПК H03K13/02 

Изобретение относится к измерительной технике. Известен быстродействующий аналого-цифровой преобразователь с парал/1ельными каскадами, содержащий пер,вый N-разрядный АЦП, вход которого соединен с входной клеммой, а выход подключен ко входу N-разрядного цифроаналогового преобразователя (ЦАПО, причем выход ЦАП соединен с первым входом сумматора, второй вход которо го подключен к источнику опорных напряжений второго АЦП, вход которого подключен к входной клемме, причем выход первого АЦП представляет старшие, а выход второго - млад шие разряды 2М-разрядного выходного кода устройства .D3 и С21 . Недостатками данного устройства являются малый динамический диапазон-по времени и отсутствие возможности измерения двуполярных сигна лов. Цель изобретения - .расширение динамического диапазона устройства по времени и расширение функциональных возможностей. Поставленная цель достигается тем, что в известное устройство аналого-цифрового преобразования для измерения параметров моноимпульсных сигналов, содержащей первый делитель напряжения, первый вывод которого соединен с положительной клеммой пер вого источника опорного напряжения, второй вывод с отрицательной клеммой первого источника опорного напряжения, а средние точки - с первыми входами компараторов первого набора компараторов, вторые входы которых соединены с входной шиной и входом элемента задержки исследуемого сигнала, третьи входы с выходом генератора тактовых импульсов, входом элемента задержки тактовых импульсов и первым входом счетчика времени, а выходы - с входами шиф39ратора старших разрядов и цифроаналогового преобразователя, выход которого соединен с первым выводом второго делителя напряжения и отрицательной клеммой второго источ ника опорного напряжения, положительная клемма которого соединена iсо вторым выводом второго делителя напряжения, средние точки которого соединены С первыми входами компара торов второго набора компараторов, вторые входы которых соединены с вы ходом элемента задержки исследуемого сигнала , третьи входы с выходом элемента задержки тактовых импу льсов, а выходы с входами шифрато |0а младших разрядов , выходы шифратора старших разрядов соединены с вводами N-канального элег мента задержки кода старших разрядов, второй вход счетчика времени ,соединен с первым входом счетчика а реса и первым выходом блока управления 5 а выход счетчика времени с первыми входами оперативного запо минающего устройства, второй выход которого соединен со вторым выходо блока управления, а третьи входы с счетчиком адреса, дополнительно введены коммутатор, повторитель нап ряяени.я,. дополнительный резистор, 2r.i-канальный элемент задержки, 2N элементов, ИСКЛЮЧАЮЩЕЕ ИЛИ, 2Nвходовый элемент ИЛИ, элемент задержки сигнала изменения адреса, выход которого соединен с вторым входом счетчика адреса, а вход с четвертым входом оперативного за поминающего устройства и с выходом 2М--входового элемента ИЛИ, входы которого соединены с выходами 2N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы N которых соединены с выхода- ми шифратора младших разрядов и пер выми входами 2М-канального элемента задержки, а первые выходы fr остальных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами 2Н канального элемента задержки и выхода ми N-канального элемента задержки и выходами канального элемента заде жки кода старших разрядов , а вторы входы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛ соединены с первыми выходами 2М-канального элемента задержки, вторые выходы которого соединены с пятыми входами оперативного запоминающего устройства, при этом вход коммутато ра соединен с общей шиной, а выход с первым и вторым выводами и средними точками первого делителя напряжений, входом повторителя напряжения, выход которого соединен с первым выводом дополнительного резистора, второй вывод которого соединен с первым выводом второго делителя напряжения. На чертеже представлено устройство. Устройство содержит коммутатор 1, входную шину 2, первый делитель 3 напряжения, первый источник 4 опорного напряжения, первый набор компараторов 5, повторитель 6 напряжения, шифратор 7 старших разрядов, цифроаналоговый преобразователь 8, элемент 9 задержки исследуемого сигнала, дополнительный резистор 10, второй делитель 11 напряжения, второй источник 12 опорного напряжения, блок 13 управления, второй набор компараторов 14, элемент 15 задержки тактовых импульсов, генератор 1б тактовых импульсов, шифратор 17 младших разрядов, N-канальный элемент 18 задержки кода старших разрядов, 2 N-канальный элемент 19 задержки с отводами, счетчик 20 времени, 2 N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 21, 2 N-входовой элемент ИЛИ 22, элемент 23 задержки сигнала с изменением адреса, счетчик 24 адреса и оперативное запоминающее устройство 25. Устройство работает следующим образом. Блок 13 управления устанавливает счетчик 20 времени и счетчик 23 адреса в исходное состояние. Коммутатор 1 устанавливается в положение, обеспечивающее смещение пороговыхуровней, вырабатываемых первым источником 4 опорного напряжения и первым делителем 3 напряжения в положительную или отрицательную область в соответствии с ожидаемым распределением полярности исследуемого сигнала. Верхний из полученных уровней напряжения поступает на вход повторителя 6 напряжения и устанавливает Соответствующее смещение пороговых уровней, вырабатываемых вторым источником 12 опорных напряжений и вторым усилителем 11 напря- ... жения. Моноимпульс с выходной шины 2 поступает на вторые входы первого набора компараторов 5, на третьи входы которых подается последовательность тактовых импульсов от генератора 16. В моменты поступления на третьих вхо дах первого набора 5 компараторов тактовых импульсов происходит сравнение мгновенного значения напряжения моноимпульса с пороговыми уровнями, поступающими на первые входы компараторов первого набора компараторов 5 При этом в соответствии с числом сработавших компараторов первого набора компараторов 5 шифратор 7 формирует старшие N разрядов цифрового коде, пропорционального мгновенному значению напряжения исследуе мого сигнала, одновременно цифроаналоговый преобразователь 8 изменяет ток через нагрузочный резистор, тем самым смещает шкалу опорных напряжений младших разрядов на величину, эквивалентную полученным старшим разрядам цифрового кода. На вторые и третьи входы компараторов второго набора компараторов через элемент 9 задержки исследуемого сигнала и элемент 15 задержки тактовых импульсов поступают соответ ственно моноимпульс и тактовые импул сы. Время задержки обоих сигналов ра но Э - -Ъ К -ЗА,и,с1п где1-,иЧ.2, время задержки распрос ранения информации в компараторах пер вого набора компараторов 5 и цифроана логовом преобразователе 8 соответстве что обеспечивает сравнение с поро гов1Ь1ми уровнями ка первых входах второго набора компараторов 14 того же самого мгновенного значения напряжения исследуемого моноимпульса, ко торое сравнивалось с пороговыми уров нями компараторов первого набора компараторов 5. Шифратор 7 старших разрядов и шифратор 17 младших разрядов обеспечивают формирование 2 N-раз рядного цифрового кода, соответствующ го мгновенному значению исследуемого моноимпульса, при этом одновременност появления разрядов кода обеспечивается N-канальным элементом 18 задержки кода старших разрядов. В результате на вторые информационные входы оперативного запоминающего устройства 25 через 2 N-канальный элемент 19 за- , держки с отводами поступает последовательность кодов, соответствующих мгновенным значениям моноимпульса в моменты поступления на третьи входы первго набора компараторов 5 тактовых импульсов. В случае, когда текущий код отличен от предыдущего, на выходе 2 N-входового элемента ИЛИ 22 формируется импульс, который поступает на управляющий вход оперативного запоминающего устройства 25, обеспе чивая запись 2М-разрядного кода мгновенного значения исследуемого моноимпульса и кода времени, соответствующего положению данного значения на оси времени. Этим же импульсом , , задержанным на время записи информации элементом 23 задержки сигнала изменения адреса, счетчик 2 адреса переводится в следующее состояние. При наличии горизонтальных участков на исследуемом сигнале цифровой код остаётся соответствующее число тактов без изменения и запись информации не производится. Введение 2N-. канального элемента задерх ки с отводами, N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, N-входового элемента ИЛИ и элемента задержки сигнала изменения адреса расширяет динамический диапазон устройства по времени с сохранением высокой разрешающей способности, что обеспечивает возможность измерения параметров всплесков (помех), произвольно расположенных на моноимпульсах большой длительности. Использование коммутатора и повторителя напряжения дает возможность без применения сложных согласующих устройств дискретно перестраивать динамический диапазон устройства в область положительных или отрицательных напряжений в соответствии с ожидаемым распределением полярностей исследуемого моноимпульса. Формула изобретения Устройство аналого-цифрового преобразования для измерения параметров моноимпульсных сигналов, содержащее первый делитель напряжения, первый -вывод которого соединен с положительной клеммой первого источ ника опорного напряжения, второй вывод с отрицательной .клеммой первого источника опорного напряжения, а средние точки - с первыми входами компараторов первого набора компараторов , вторые входы которых соединены с входной шиной и входом элемента задержки исследуемого сигнала, третьи входы с выходом генератора тактовых импульсов, входом элемента 7 . задержки тактовых импульсов и первым входом счетчика времени,а выход с входами шифратора старших разрядо и цифроаналогового преобразователя выход которого соединен с первым вы водом второго делителя напряжения и отрицательной клеммой второго источника опорного напряжения, положи тельная клемма которого соединена с вторым выводом второго делителянапряжения, средние точки которого соединены с первыми входами компараторов второго набора компараторов ,. вторые входы которык соединены с выходом элемента задержки исдледуемого сигнала, третьи входы с выходом элемента задержки тактовых импульсов, а выходы с входами шифратора младших разрядов, выходы шифратора старших разрядов соединены с входами N-канального элемента задержки ксзда старших разрядов, второй вход счетчика времени соединен с первым входом счетчика адреса и первым выходом блока управ ления, выход счетчика времени соединен с первыми входами оперативного запоминающего устройства, второй вход которого соединен с вторым выходом блока управления, а третьи входы - с выходом счетчика адреса, отли чающее с я тем, что с целью .расширения динами ческого диапазона и функциональных , возможностей, евведены коммутатор, повторитель напряжения, дополнительный резистор, 2М-канальный гэле м§нт задержки, 2 N элементов ИСКЛЮЧ ЮЩЕЕ ИЛИ, 2Н-входовый элемент ИЛИ, 9 элемент задержки сигнала изменения адреса, выход которого соединен с вторым входом счетчика адреса, а вход с четвертым входом оперативного запоминающего устройства и с выходом 2М-входового элемента ИЛИ, входы которого соединены с выходами 2N элементов ИСКШЧАЮЩЕЕ ИЛИ} первые входы которых соединены с выходами шифратора младших разрядов и первыми входами 2М-канального элемента задержки, а первые входы остальных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми уходами 2N -канального элемента задержки и выходами N-канального элемента задержки кода старших разрядов, а вторые входы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми выходами 2М-канального элемента задержки, вторые выходы которого соединены с пятыми входами оперативного запоминающего устройства, при этом вход коммутатора соединён с общей шиной, а выход - с первым и вторым выводами и средними точками первого делителя напряжения, входом повторителя напряжения, выход которого соединён с первым выводом дополнитель- . ного резистора, второй вывод которого соединен с первымвыводом второго делителя напряжения. Источники информации, принятые во внимание при экспертизе 1.Ольховский Ю. Б. и др. Сжатие данных при телеизмерениях. М., Советское .радио , 1971 с. . 2.Патент США № 38 46786, кл. Н 03 К 13/02, 197А (прототип).