Устройство для сравнения двоичных чисел Советский патент 1982 года по МПК G06F7/04 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах контроля и управлешш, работающих в реальном масштабе времени, в вычи лительных системах коллективного пользования. Известно устройство для сравнения двоичных чисел с допусками, содержащее двоичный счетчик, блок памяти, блок сравнения, элементы И, инвертору формирователь импульсов, триггеры. Сравнения двоичного числа с нижним и верхним допусками и выдача сигналов Меньше, Больше, Норма осуществляется с помощью блока сравнения, на который последовательно подаются значения нижней н верхней границ допуска, а также текущее значение контролнруемой величины Т. Недостатком этого устройства является его низкое быстродействие и сложность. Наиболее близким техническим решением к предлагаемому является устройство, для срлвнения двоичных чисел, содержащее иакапливающие сумматоры, элементы задержкн, группы элементов И, ИЛИ, регистр, прямь}е выходы которого соединены с первьпии входами первой, второй, третьей и четвертой групп элементов И, 9 его инверсные выхода - с первыми входами пятой группы элементов И, вторые входы которых соединены с шиной сброса устройства и входом первого элемента задержки, а их выходы соединены с первыми входами группы элементов ИЛИ, другие входы которых соединены с выходами четвертой группы элементов И, а ее выходы соединены с первыми группами входов первого и второго накапливающих сумматоров, другие вхоДы которых соединены соответственно с щинамн ввода верхнего и. нижиего допусков, прямой выход знакового триггера первого сумматора соединен с вторыми входами первой группы элементов И, .выходы которых соединены с первой выходной шиной устройства, а его инверсный выход соединен с первым входом шестого элемента И, другой вход которого соединен с прямым выходом знакового триггера второго сумматора, а его инверсный выход - с вторыми входами третьей группы элементов И, выходы которых соединены с третьей выходной шиной устройства, выходы второй группы элементов И соединены с второй выходной шнной устрой ства, третьи входы первой, второй, третьей групп элементов И - с выходом первого элемента задержки н входом второго элемента задержки, выход которого соединен с другими входами четвертой группы элементов И и с входом третьего элемента задержки, выход которого соединен с шиной сброса регистра, прямые входы которого соединены с входной шиной устройства 2 . I - Однако известное устройство осуществляет сортировку поступивших чисел по модулю, т. производит сравнение только положительных чисел. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения допускового контроля алгебраических чисел. Поставленная цель достигается, тем, что в устройств9 для сравнения даоичных чисел, содержащее накапливающие сумматоры, элемен ты задержки, группы элементов И, ИЛИ, регистр, информационные входы которого соединены с первой группой информационных входов устройства, а прямые и инверсные выходы регистра подключены к входам первой группы входов первой и второй групп злементов И соответственно, выходы элементов И первой группы соединены с входа ии первой группы входов элементов ИЛИ первой и второй групп выходы элементов И второй группы подключены к входам второй группы входов элементов ИЛИ первой vt второй групп элементов ИЛИ, выходы элементов ИЛИ первой и второй груп соединены с установочными входами первого и второго накапливающих сумматоров соответственно, прямые выходы регистра подключены к входам первой группы входов элементов И третьей, четвертой и пятой групп элементов И, вход запуска устройства подключен к управляющим входам элементов И второй группы и через первый элемент .задержки с первыми управляющими входами элементов И третьей, четвертой и пятой групп, выход первого элемента задержки через второй элемент задержки подключен к управляющим входам элементов И первой группы, выход второго элемента задержки через третий элемещ задержки соединен с входом установки в нулевое состояние регистра, вторая группа информационных входов устройства подключена к информационным входам первого накапливающего сумма- тора и первого триггера, третья группа информационных входов устройства соединена с информационными входами второго накапливающего сумматора и второго триггера, в -него введены два дешифратора, два элемента ИЛИ и элемент ИЛИ-НЕ, причем инверсные выходы информационных разрядов первого и второго накапливающих сумматоров соединены с входами первого и второго элементов ИЛИ соответственно, выходы первого и второго элементов ИДИ подключены к первым входам первого и второго дешифраторов соответственно, прямой и инверсный выходы знакового разряда регистра соединены с вторым и третьим входами соответственно первого и второго дешифраторов, прямой и инверсный выходы знаковых разрядов первого накапливающего сумматора подключенЬ к четвертому и пятому входам соответственно первого дешифратора, прямой и инверсный выходы знакового разряда второго накапливающего сумматора соединены с четвертым; и пятым входами соответственно второго дешифратора, прямой и инверсный выходы первого триггера подключены к шестому и седьмому входам соответственно первого дешифратора, прямой и инверсный выходы второго триггера соединены с шестым и седьмым входами соответственно второго дешифратора, выход первого дешифратора попключен к второму управляющему входу элементов И первой группы и к первому входу элемента ИЛИ-НЕ, выход второго дешифратора соединен с вторыми управляющими входами элементов И второй группы и с вторым входом элемента ИЛИ-НЕ, выход которого подключен к второму управляющему входу элементов И третьей группы; в нем первый дешифратор состоит из Трех элементов И, выходы каждогоиз которых соединены с входами элеме1гга ИЛИ, выход которого подключен к выходу дешифратора, первый вход дешифратора соединен с первыми входами первого и второго элементов И, второй вход дешифратора подключен к второму входу первого элемента И, третий вход дешифратора соединен с первым входом третьего элемента И и с вторым входом второго элемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И, пятый вход дешифратора соединен с третьим входом первого элемента И, шестой вход дешифратора похцслючен к четвертому входу первого элемента И и к второму входу третьего элемента И, седьмой вход дешифратора соединен с четвертым входом второго элемента И; в нем второй дешифратор состоит из трех элементов И, выходы которого соединены с входами элемента ИЛИ, выход которого подключен к выходу дешифратора, первый вход дешифратора соединен с первыми входами первого и второго элементов И, второй вход дешифратора подключен к второму входу второго элемента И и к первому входу третьего элемента И, третий вход дешифратора соединен с вторым входом первого элемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И, пятый 59 вход дешифратора соединен с третьим входом первого элемента И, шестой вход дешифратора подключен к четвертому входу второго элемента И, седьмой вход дешифратора соединен с четвертым входом первого элемента И и с вторым входом третьего элемента И. На фиг. 1 приведена функциональная схема устройства, на фиг. 2 - схема первого дешифратора; а на фиг, 3 - схема второго дешифратора. Устройство содержит регистр 1, накапливаю щие сумматоры 2 и 3, группы элементов И 4.7, группы элементов ИЛИ 8 и 9, элемент ИЛИ-НЕ 10, элементы задержки 11-13, вход эапуска устройства 14, информационные входы устройства 15-17, выходные шины устройства 18-20, элементы ИЛИ 21 и 22, триггеры 23 и 24, дешифраторы 25 и 26, группу элементов И 27, входы дешифраторов 28-39, дешифраторы содержат элементы И 40-42, элемент ИЛИ 43. Устройство работает следуюшим образом. Значения нижнего и верхнего допусков с их энаками по информационным шинам 16 и 17 поступают в накапливаюшие сумматоры 2 и 3, а энаки допусков, кроме того, по этим же шинам записываются в триггеры знаков допусков 23 и 24. Сравниваемые числа по инфор мационным шинам -15 записываются в регистр 1. (Числа поступают в параллельном или последовательном коде в зависимости от типа источника сравниваемых чисел). Прямой код нисла подается на информационные входы ,.групп элементов И 4, И 6, И 7, И 8, обратный код - на входы группы элементов И 5. После записи допусков и числа на шину 14 поступает сигнал управлеиия, который подается на управляющие входы группы элементов И 5 и иа вход элемента задержки 11. По этому сигналу содержимое регистра 1 в обратном коде через группу элементов И 5 и группу элементов ИЛИ 9 выдается на входы сумматоров нижнего 2 и верхнего 3 допусков. В сумматорах 2 и 3 получаются обратные ко.цы сумм соответственно нижнего и верхнего допус ков со сравниваемым числом. Коды знаков сравниваемого числа, нижнего и верхнего пределов, сумм, результатов анализа сумматоров на нуль поступают на входы дешифраторов 25 и 26. В случае, когда число меньше нижнего допуска, сигнал появляется на выходе дешифратора 25 и поступает на управляющий вход группы элементов И 8, а когда сравниваемое число больше верхнего допуска, сигнал появляется на выходе дешифратора 26 и поступает на управляющий вход группы элементов И 6. Если число равно одному иэ допусков или находится в интервале между ними, на выходах дешифраторов сигналы отсутствуют, но появля ется сигнал на выходе элемента ИЛИ-НЕ 1б и подготавливает к открыванию группу злементов И 7. Управляющий импульс, задержанный элементом задержки Ц на время переходных процессов в сумматоре и дешифраторе, поступает на вход элемента задержки 12 и на управляющие входы групп элементов И 6, И 7, И 8. По этому импульсу одна из групп элементов И 6, И 7, или И 8 открывается и, на соответствующие выходные шины 18, 19 или 20 выдается код qiaBHHBaeMoro числа. Импульс с выхода элемента задержки 12, задержанный на время выдачи кода числа на выходные шины, поступает на 5гправляющие входы группы элементов И 4 и через- группу элементов ИЛИ, 9 прямой код числа из регистра 1 выдается на сумматорт 2 и 3. В результате суммирования в cyi маторах восстанавливаются значения верхнего (в сумматоре 3) и нижнего (в сумматоре 2) допусков. Импульс с выхода элемента задержки 12 поступает также на вход элемента задержки 13 (время выдачи кодов в сумматоры), с выхода которого поступает на установочные входы регистра и устанавливает его в нулевое состояние. В последующем цикл повторяется. Таким образом, применение дополнительных элементов и функциональных связей в соответствии с формулой предложения позволяет расширить функциональные возможности устройства. Предложенное устройство сравнивает двоичные числа, которые могут иметь разные знаки с положительным, отрицательным или разнознаковыми допусками. Формула изобретения 1. Устройство для сравнения двоичных чисел, содержащее накапливающие сумматоры, элементы задержки, грзшпы элементов И, ИЛИ, регистр, информационнные входы которого соединены с первой группой информационных входов устройства, а прямые и инверсные выходы регистра подклюне1а1 ко входам первой группы входов первой и второй групп элементов И соответственно, выходы элементов И первой группы соединены со входами первой группы входов элементов ИЛИ первой и второй групп, выходы элементов И второй группы подключены ко входам второй группы входов элементов ИЛИ первой и второй фупп элементов ИЛИ, выходы элементов ИЛИ первой и второй групп соединены с установочными входами первого и второго накапливающих сумматоров соответственно, прямые выходы регистра подключены ко входам первой группы входов элементов И третьей, четвертой и пятой групп элементов И, вход запуска устройства подключен к управляющим вхолам элементов И Второй группы и через первый элемент задержки с первыми зшравляющими входами элементов И третьей, четвертой и пятой групп, выход первого элемента задержки через второй элемен задержки подключен к. управляющим входам Элементов И первой группы, выход второго эле мента задержки через третий элемент задержки соединен со входом установки в нулевое состояние регистра, вторая группа информационных входов устройства подключена к информационНЬ1М входам первого накапливающего сумматор и первого триггера, третья группа информацион ных входов устройства соединена с информационными входами второго накапливающего сумм тора и второго триггера, отличающеес я тем, что, с целью расширения функциональных возможностей за счет обеспечения допускового сравнения алгебраических чисел, в него введены два дешифратора, два элемента ИЛИ и элемент ИЛИ-НЕ, причем инверсные выходы информационных разрядов первого и второго накапливающих сумматоров соединены со входами первого и второго элементов ИЛИ соответственно, выходы первого и второго элементов ИЛИ подключены к первым входам первого и второго дешифраторов соответственно, прямой и инверснь1Й выходы знакового разряда регистра соединены со вторым и третьим входами соответственно первого и второго децшфраторрв, прямой и инверсный выходы знаковых разрядов первого накапливающего сумматора подключены к четвертому и пятому входам соответственно первого дешифратора, прямой и инверсный выходы знакового разряда второго накапливающего сумматора соединены с четвертым и пятым входами соответственно второго дешифратора, прямой и инверсный выходы первого триггера подключены к шестому и седьмому входам соответственно первого дешифратора, прямой и инверсный выходы второго триггера соединены с шестым и седьмым входами соответственно второго дешифратора, выход первого дешифратора подключен ко второму управляющему входу элементов И первой группы и к первому входу элемента ИЛИ-НЕ, выход второго дешифратора соеданен со вторыми управляющими элементов И второй группы и со вторым входом элемента ИЛИ-НЕ, выход которого подключен ко вторь1м управляющим входам злемептов И третьей группы. 2.Устройство по п. 1, о т л и ч а ю щ е е с я тем, что в нем первый дешифратор состоит из трех элементов И, выходы каждого иэ которых соединены со входами элемента ИЛИ, выход которого подклю ен к выходу дешифратора, первый вход дешифратора соединен с первыми входами первого и второго элементов И, второй вход дешифратора подключен ко второму входу первого элемента И, тертий вход дешифратора соединен с первым входом третьего элемента И и со вторым входом второго элемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И, пятый вход дешифратора соединен с третьим входом первого элемента И, шестой вход дешифратора подключен к четвертому входу первого элемента И и ко второму входу третьего элемента И, седьмой вход дешифратора соединен с четвертым входом второго элемента И. 3,Устройство по п. 2, о т л и ч а ю ш ее с я тем, что в нем второй дешифратор состоит из трех элементов И, выходы которых соединены со входами элемента ИЛИ, выход которого подключен к выходу дешифратора, первый вход дешифратора соещ;нен с первыми входами первого и второго элементов И, второй вход дешифратора подключен ко второму входу второго элемента И и к первому входу третьего элемента И, третий вход дешифратора соединен со вторым входом первого элемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И, пятый вход дешифратора соединен с третьим входом первого элемета И, шестой вход дешифратора подключен к четвертому входу второго элемента И, седьмой вход дешифратора Соединен с четвертым входом первого элемента И и со вторым входом третьего элемента И. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР У 538358, кл. G 06 F 7/04, 1975. 2.Авторское свидетельство СССР по заявке № 2801894/18-24, кл. G 06 F 7/04 (прототип).

20

1

f9

18

I

1