Устройство для вычисления временных интервалов микропроцессорных систем Советский патент 1982 года по МПК G06F1/04 

Изобретение относится к вычислительной технике и может быть использовано. в микропроцессорных вычислительных и управляющих системах,.работающих в реальном масштабе времени , при проведении научных экспериментов и управлении технологическими процессами. Известен таймер дпя микропроцессорной системы, содержащий первый счетчик с заданным коэффициентом пересчета, работающий на вычитание и управляемый тактовыми сигналами, первый счетчик создает селе.ктивНо один из множества возможных выходных сигналов, частота которых получается в результате деления тактовой частот на Предварительно заданное число, не являющееся степенью двух. Первый счетчик подключается к группе ад ресных шин для выбора одного из его выходов. Второй счетчик, работающий также в режиме вычитания,подключается к шинам данных для записи в него числа. Выход первого счетчика coe;c№i нен с входом второго счетчика. Когда второй счетчик досчитывает до нуля, выдается сигнал прерывания в микропроцессор 111. Известно также устройство для вычисления временных интервалов, содержащее счетчик, блок управления, первый элемент И, элемент запрета, триггер, генератор, счетчик с принудительной установкой кода, группу элементов И-НЕ, второй элемент И и формирователь сигнала записи J. Нгдаболее; близким к предлагаемому является программируемый таймер, содержащий приемопередатчики дайных, дедешифратор, блок управления и счетчикиНедостатками прогр 1ммируемого таймера являются: отсутствие возможностей изменения частоты тактовых импульсов по командам ЭВМ; запрещения выдачи запросов на прерывание программы процессора; тактирЪвания работы программируемого таймера от удаленного внешнего источника, а также, ввода в ЭВМ состояния сигналов запрета работы счетчиков. Для таймера измерение длительности импульсных сигналов, подаваекых на вход запрета счетчиков, должно осуществляться программным способом путем последовательного опроса и анализа содержимого счетчиков. При этом период опроса состояния счетчиков должен быть больше периода тактовых импульсов на входе счетчика, что пр водит к замедлению реакции ЭВМ на и менение фронта импульса на время, равное периоду опроса. Целью изобретения является увели чение быстродействия устройства. Указанная цель достигается тем, что в устройство для вычисления вре менных интервалов микропроцессорных систем, содержащее блок приемопередатчиков, дешифратор, блок управлен и счетчики, причем первый вход-выход блока приемопередатчиков соединен с информационным входом-выходом устройства, первый и второй входы дешифратора подключены соответствен к адресному и управляющему входамвыходам устройства, выходы управления считыванием-записью дешифратора соединены с входами разрешения считывания и записи блока управления, выходы которого соединены с управля ющими входами соответствующих счетчиков, второй вход-выход блока приемопередатчиков подключен к информационным входам- выходам счетчиков и адресному входу блока управления, введены делитель частоты, коммутатор частоты, триггеры и элементы И по числу счетчиков, нормализатор уровня,коммутатор импульсов и входной регистр, при этом управляющий вход устройства соединен с входом делителя частоты, выход которого под ключен к информационному входу комму татора частоты, управляющий вход которого соединен с вторым входом-выходом блока приемопередатчиков и входами установки триггеров, входы сброса которых подключены к выходу управления сбросом дешифратора, выходы триггеров соединены с первыми входами соответствующих элементов И вторые входы которых подключены к выходам соответствующих счетчиков, выходы элементов И соединены с информадионными выходами устройства, вход разрешения коммутатора частоты подключен к выходу программирования частоты дешифратора, дополнительный информационный вход устройства соеди нен с Входом нормализатора уровня, управляющий вход входного регистра подключен к выходу управления приемом дешифратора, первый и второй вхо ды коммутатора импульсов соединены с выходами соответственно коммутатора частотй и нормализатора уровня, первый и второй выходы коммутатора импульсов подключены соответственно к тактовым входам и входам запрета счетчиков, а первый и второйинформа циониые входы-выходы входного регистра соединены соответственно с вторы входом-выходом блока приемопередатчи ков и вторым входом коь1мутатора импу.мьсов. Кроме того, нормализатор уровня содержит выпрямители, фильтры и оптроны, при этом входы выпрямителей соединены с входом нормализатора, а их выходы - с входами соответствующих фильтров, входы оптронов подключены к выходам соответствующих фильтров, а выходы оптронов к выходу нормализатора. При этом блок управления содержит регистр, дешифраторы записи, дешифраторы считывания. Формирователи импульсов, триггеры управления, счетные триггеры, первые и вторые элементы ИЛИ и коммутаторы по числу счетчиков, причем вход регистра соединен с адресным входом блока, а выход регистра подключен к информационным входам дешифраторов считывания и записи,. управляющие входы которых соединены с входами разрешения считывания и записи блока, выходы триггеров управления, формирователей импульсов и элементов ИЛИ подключены к выходам блока, выходы дешифраторов считывания соединены с входами формирователей импульсов и входами установки О триггеров управления,входы установки 1 которых подключены к входам разрешения считывания и записи блока, первые и вторые выходы дешифраторов записи соединены с пер- выми входами соответственно первых и вторых элементов ИЛИ, третьи выходы дешифраторов записи подключены к входам счетных триггеров и управляющим входам коммутаторов, первые и вторые входы которых соединены соответственно с единичными и нулевыми выходами счетных триггеров, а пег рвые и вторые выходы коммутаторов подключены к вторым входам соответственно первых и вторых элементов ИЛИ. На фиг.1 представлена структурная схема устройства; на фиг.2 - функциональная схема блока управления. Устройство содержит приемопередатчики 1 данных, соединенные с выходом дешифратора 2 и -внутренней шиной 3, к которой подключенысчетчики 4, блок 5 управления, программно-управляемый коммутатор 6 частоты, регистр 7 и триггеры 8. Приемопередатчики 1 соединены с информационным входом-выходом 9 устройства, дешифратор 2 соединен с .адресным входом-выходом 10 и управляющим входомвыходом 11 устройства. Блок 5 управления соединен с управляющим входом каждого счетчика 4 шинами .12 и с выходом дешифратора 2 шиной 13. Дешифратор 2 соединен также с программноуправляемым ко чмутатором 6 частоты, регистром 7 и триггерами 8. Вход делителя 14 частоты соединен с управляющим входом 15 устройства. Выходы делителя 14 частоты соед11нены с входами коммутатора б частстл. Одна из

групп входов коммутатора 16 импульсов соединена шиной 17 с выходами коммутатора б частоты/ другая группа входов коммутатора 16 соединена шинами 18 с выходами нормализатора 19 уровня, входы которого соединены с дополнительным информационным входом 20 устройства. Одна из двух групп выходов коммутатора 16 соединена шиной 21 с входами тактовых импульсо счетчиков 4, .тругая гРУппа выходов коммутатора 16 соединена шиной. 22 с входами запрета счетчиков 4 и входами регистра 7. Выход каждого из триггеров 8 соединен с первым входом соответствующего элемента И 23, второй вход каждого из последних соединен с выходом соответствующего счетчика 4, а выходы элементов И 23 подключены к информационным выходам 24 устройства.

Нормализатор уровня содержит выпрямители 25, входы которых соединены с входа1ии нормализатора, а выходы соответственно подключены к входам фильтров 26, выходы которых соединены соответственно с входами оптронов 27, выходы которых являются выходами нормализатора 19 уровня.

Блок управления (фиг.2) содержит регистр 28 и схемы 29 управления счетчиком, число которых соответствует числу счетчиков 4,причем регистр

28 имеет входы, соединенные с дешифратором 2 линией, принадлежащей шине 13, и с внутренней шиной 3, а также два выхода, соединенные с двумя из пяти входов каждой из схем 29 управления счетчиком. Каждая схема 29 содержит дешифратор 30 записи и дешифратор 31 считывания, два формирователя 32. импульсов и триггер 33 управления. При этом разрешающий вход 34 дешифратора 30 записи, разрешающий вход 35 дешифратора 31 считывания и вход 26 установки 1 триггера 33 соединены с выходами дешифратора 2 линиями, принадлежащими шине 13. Дешифратор 30 записи имеет три выхода, соединенные с входагли первого формирователя импульсов, причем первый выход соединен с. первым входом элемента ИЛИ 37, второй с первым входом элемента ИЛИ 38, а третий - с входом счетнсэго триггера 39 и первым входом коммутатора 40. Счетный триггер 39 имеет два выхода, соединенные с вторым и третьим входами ком1 татора 40. Коммутатор 40 имеет два выхода, первый из которых соединен с вторым входом элемента ИЛИ 37, а второй - с вторым входом элемента ИЛИ 38, Выходы элемента ИЛИ 37 и элемента ИЛИ 38 являются выходами формирователя 32 импульсов. Дешифратор 31 считывания имеет четыipe выхода, три из которых соединены

с входами второго формирователя 32 ,|импульсов, а четвертый соединен с входом 41 установки О триггера 33; Выход триггера 33, выходы обоих формирователей 32 импульсов являются выходами схемы 29 управления счетчиком и соединены с входами соответствующего счетчика 4. .

Устройство работает следующим об0разом.

: После включения в состав микропроп цессорной системы устройство переходит в режим настройки. В этом режиме микропроцессорная система с помощью

5 команд вывода устанавливает значение тактовых частот .для каждого из счет- чиков 4, разрешает или запрещает форлтрование запросов прерывания микропроцессорной системы по окончанию работы какого-либо из счетчиков

0 4 и задает тип записи в каждый из счетчиков 4 начального состояния счета или тип чтения состояния для кадого из счетчиков 4. Необходимость определения типа записи начального

5 состояния в счетчик 4 или типа чтения состояния счетчика 4 вызвана тем, , что разрядность микропроцессорных систем, как правило, мала и составляет 8 или 16 разрядов. В то же вре0мя ,. для повышения эффективности, ра боты устройства в составе системы желательно, чтобы счетчики 4 имели большую разрядность. В данном устройстве разрядность счетчиков 4 может

5 в два раза превышать разрядность микропроцессорной системы, в- составе которой работает устройство. В этом случае начальное достояние может за носиться одной командой выводаиз

0 микропроцессорной системы только в старшие или только в младшие разряды .счетчика 4. Аналогично, одной командой ввода в Микропроцессорную систему может быть считано состояние только старших или только младших разрядов счетчика 4.

Блок 5 управления обеспечивает три типа записи начального состояния .и чтения состояния счетчика 4:1 тип запись (чтение) младшей полови-ны раз0рядов счетчика; тип 2 - запись ( i ние) старшей половины разрядов счет-чика; тип 3 - запись (чтение) сначала младшей, а затем старшей половины разрядов счетчика двумя последова5тельными командакм вывода- (ввода) микропроцессорной системы.

Задание значения тактовой частоты, разрешение или запрет формирования запросов прерывания, выбор типа .

0 записи начсшьного состояния (чтения состояния.) для каждого счетчика 4 выполняется микропроцессорной смете- . мой отдельно заданием управляющих слов, которые- поступают из системы в устройство по входам-выходам 9-11.

5 Деитфратор 2 разрешает приемопередатчикам 1 передать управляющее сло через внутреннюю шину 3 в коммутатор б частоты для определения значе ний тактовых частот для каждого из счетчиков 4, либо в триггер 8 для разрешения или запрещения формирования запросов прерывания по оконча нии работы счетчиков 4, либо в регистр 28 блока 5 управления для определения типа записи начального со стояния в счетчик 4 или чтения состояния счетчик 4. После этого устройство переходит в режим загрузки начального состояния, В этом режиме из микропроцессорной системы по входу-выходу 9 в устройство поступает код начального состояния, который через приемопере датчики 1 и внутреннюю шину 3 посту пает на входы выбранного счетчика 4 Занесение начального состояния в старшую или младшую половину разрядов счетчика 4 производится стробам записи, поступающими в соответствую щий счетчик 4 по шине 12 из блока 5 управления (с выхода элемента ИЛИ 3 первого формирователя 32 - .в младшу половину разрядов счетчика, а с вых да элемента ИЛИ 38 первого формирователя 32 - в старшую половину разр дов счетчика) . В случае выбора трет го типазагрузки начального состояния на третьем выходе дешифратора 30 записи соответствующей схемы 29 появится импульс-, который поступа. ет на первый вход коммутатора 40. Так как триггер 39 находится первоначально в нулевом состоянии, то импульс с первого входа коммутатора 40 поступит.на первый выход и далее на. второй вход элемента ИЛИ 37, что обусловит появление на выходе элеме нта ИЛИ 37 строба записи в младшую половину разрядов счетчика 4. По заднему фронту импульса на третьем выходе дешифратора 30 записи триггер 39 перейдет в состояние единила и при повторном возникновении ;импульса на третьем выходе дешифрат ра 30 (т.е.. при втором обращении-си стемы к устройству с целью записи в старшую половину разрядов счетчика) импульс, поступивший с третьего выхода дешифратора 30 на первый вход коммутатора 40, вызовет Появление импульса на втором выходе коммутатора 40, который вызовет появле.ние на выходе элемента ИЛИ 38 строба записи в старшую половину разрядов счетчика 4. По окончании загрузки устройство переходит в режим счета. В этом режиме на входы тактовых импульсов счетчиков 4 по шине 21 из коммутдтора 16 поступают тактовые импулйсы которые передаются в коммутатор 16 по шине 17 из коммутатора 6 или по шине 18 из нормализатора 19 уровня. Выбор конкретного источника такто-. вых импульсов осуществляется распайкой перелычек в коммутаторе 16. По входу 15 из системы в делитель 14 частоты поступает последовательность. импульсой, из которой .делителем 14 частоты формируется несколько последовательных импульсов различных частот, например 1 мГц, 10 кГц, 1 кГц и т.д., которые поступают на вход коммутатора б. На выход коммутатора 6 выдаются последовательности импульсов,. частота которых определяется управляющим словом, записанным в устройство в режименастройки. Эти последовательности подаются на входы тактовых импульсов соответствующих счетчиков 4. При необходимости коммутатор 16 может быть перестроен таким образом, чтобы на шину 21 подавались последовательности импульсов от внешних источников по входу 20 через нормализатор 16 уровня. Наличие нормализатора 19 позволяет обеспечить тактирование счетчи1):ов 4 внешними устройствами, формирующими .импульсы, характеристики которых могут изменяться в широком -диапазоне значений. Каждый импульс, поступающий из коммутатора 16 на вход соответствующего счетчика 4, уменьшает его содержимое на единицу, При возникновении в счетчике 4 сигналазаема из старшего разряда на выходе счетчика появится сигнал., который поступает на вход соответствующего элемента И 23. При наличии разрешающего потенциала на выходе триггера 8 на выходе элемента И 23 появится сигнал запроса.прерывания, который по соответствующему .выходу 24 поступит в микропроцессорную систему. Это означает,что временной интервал, от- считываемлй данным счетчиком, истек, и что в этот счетчик может быть загружено новое начальное состояние, т.е. устройство перейдет в режим загрузки , Работа каждого счетчи1 а может быть приостановлена внешними устройствами с помощью сигналов, подаваемых из нормализатора 19 ур9вня, на входа запрета.- счетчиков 4. Эти же сигналы одновременно подаются на входы регистра 7 и их состояние может быть опрошено системой с помощью команды ввода через внутреннюю шину 3, что позволяет: контролировать состояние сигналов запрета работы счетчиков 4 и определять их длительность. Состояние кадого счетчика 4 может быть опрошено системой с помощью команд ввода, С целью повышения точности о.проса состояния счетчиков 4 перед выполнением команд ввода состояния счетчика 4 система заносит в регистр 28 блока 5 управления управляющее слово, которое принимается дешифратором 31 соответствующей схемы 29. На четвертом выходе дешифратора 31 появляется импульс, который поступает Ни вход 41 установки О три гера 33. с ёыхода триггера 33 нулев потенциал на входе соответствующего счетчика 4 фиксирует его содержимое которое может быть передано в систему в соответствии с заданным режимом чтения. Функци,онирование блока. 5 управления в режиме чтения полностью соответствует его функционированию в режиме записи начального состояния. По окончанию чтения состояния выбран ного счетчика 4 депшфратор 2 подает на вход 41 триггера 33 импульс, сни. мающий блокировку содержимого счетчик Формула изобретения 1. Устройство для вычисления временных интервалов микропроцессорных систем, содержащее блок приемопередатчиков, дешифратор, блок управления и счетчики, причем первый входвыход блока приемопередатчиков соединен с информационным входом-выходом устройства, первый и второй входы дешифратора подключены -соответственно к адресному и управляющему входам-вы ходам устройства, выходы управления считыванием - записью дешифратора соединены с входами разрешения считывания и записи блока управления, выходы которого соединены с управляющими входами соответствующих счетчиков, второй вход-выход бло ка приемопередатчиков подключен к информационным входам-выходам счетчиков и адресному входу блока управления, отличающееся тем что, с целью увеличения быстродействия, оно содержит делитель частоты, коммутатор частоты, триггеры и элементы И по числу счетчиков, нормализатор уровня, коммутатор импульсов и входной регистр, при этом управляющий вход устройства соединен с входо делителя частоты, выход которого под ключен к информационному входу коммутатора частоты, управляющий вход которого соединен с вторым входомвыходом блока приемопередатчиков и входами установки триггеров, входы сброса которых подключены к выходу управления сбросом дешифратора, выходы триггеров соединены с первыми входами соответствующих элементов И вторые входы которых подключены к выходам соответствующих счетчиков, В.ЫХО-ДЫ элементов И соединены с информационными выходами устройства, ход разрешения коммутатора частоты, подключен к выходу программирования частоты дешифратора, дополнительный. информационный вход устройства соединен с входом нормализатора уровня, .управляющий вход входного регистра подключен к выходу управления приеiMoM дйдифратора, первый и второй входы коммутатора импульсов соединены с выходами соответственно коммутатора- частоты и нормализатора уровня, первый и второйвыходы коммутатора импульсов подключены соответственно к тактовым входам и входам запрета счетчиков, а первый и второй информационные входы-выходы входного регистра соединены соответственно с вторым входом-выходом блока приемопередатчиков и вторым входом коммутатора, импульсов. 2.Устройство по п.1, о тли чающееся тем, что нормали;3атрр уровня содержит выпрямители, фильтры и оптроны, при этом входы выпрямителей соединены со входом нормализатора, а их выходы - с входами соответствующих фильтров, входы оптронов подключены к выходам соответствующих фильтров, а выходы оптронов - к выходу нормализатора. 3.Устройство по П.1, о тли ч а ю -щ е е с я тем, что блок управления содержит регистр, дешифраторы записи, дешифр-торы считывания, формирователи импульсов, триггеры управления, счетные триггеры, первые и вторые элементы ИЛИ и коммутаторы по числу счетчиков, причем вход регистра соединен с адресным входом блока, а выход регистра подключен к информационным входам дешифраторов считывания и записи, управляющие входы которых соединены с входами разрешения считывания и записи блока, выходы триггеров управления , формирователей импульсов и элементов ИЛИподключены к выходам блока, выходы дешифраторов считывания соединены с входами формирователей импульсов и входами установки О триггеров управления,входы установки 1 которых подключены к входам разрешения считывания и записи блока, первые и вторые выхода Дешиф- . раторов записи соединены с первыми входами соответственно первых и вторых элементов ИЛИ, третьи выходы дешифраторов записи подключены к входам счетных триггеров и управляющим входам коммутаторов, первые и вторые входы которых,соединены соответственно с единичными и нулевыми выходами счетных триггеров, а первые и вторые выходы коммутаторов подключены к вторым входам соответственно первых и вторых элементон ИЛИ. Источники информации, принятые во внимание при экспертизе 1.Патент США № 4099232, кЛ.С 06 F.1/04, опублик. 1978. 2.Авторское свидетельство СССР № 547723, КЛ.С 04 F. 10/04, 1976. 3.Intel component data catalog. .19.79, с. 11-32-11-42.

26

15

Т

IQ