Устройство для контроля передачи информации между каналом и процессором Советский патент 1982 года по МПК G06F11/10 G06F3/04 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ МЕЖДУ 1САНАЛОМ И ПРОЦЕССОРОМ

Изобретение относится к вычислительной технике и может быть использовано для контроля и наладки каналов ввода-вывода электронных вычислитель нах машин (ЭВМ). Известны устройства для контроля каналов ввода-вывода ЭВМ, содержащие информационный регистр, блок согласо ния, регистр и блок имитации режимов Г1J Наиболее близким к предлагаемому является устройство управления вводом-выводом, содержащее блоки выдачи информации и управляющих сигналов, регистры приема информации и управляющих сигналов, блок управления, регистры команд, данных и состояния, блок адреса, блоки контроля и выборки, блоки контрольных режимов, регулируемых запросов и программного управления режимов, блок указания состояния, причем информационные и упра ляющие входы устройства соединены с входами регистров приема информаци и управляющих сигналов, выходы блока управления - с входами блоков выборки, выдачи информации и выдачи управ ляющих сигналов, выход регистра прие ма управляющих сигналов подключен к входам блоков адреса, выборки, вы-. дачи уп15авляющих сигналов, управления, программного управления режимов и входу регистра команд, выход которого соединен с входом блока управления И блока программного управления режимов, выход регистра приема информации подключен к входам регистра команд, блока алреса, блока программного управления режимов и блока контроля,, выход которого соединен с регистром команд и блоком адреса, выходы блока управления - с входами блока указания состояния, блока контрольных режимов, блока программного управления режимов, входы - выходы блока управления подключены соответственно к блоку регулируекых запросов и регистру данных, выход которого связан с входом блока выдачи информации, входы блока управления подсоединены к выходам блоков выборки, выдачи управляющих сигналов, программного управления режимов и блока адреса, выход которого соединен с входом блока выдачи информации, выход блока прогрс1ммного управления режимов соединен с блоком регулируемых запросов и регистром состояния, выход блока.контрольных режимов - с входами блока выдачи управляющих сигналов, блока выборки и выдачи информации, выход блока вьщачи управляющих сигналов подключен к входам блока вьщачи информаци блока управления и блока указания с тояния, один выход которого соедине с входом блока выдачи информации, а второй - с регистром состояния, выходом подключенным к выходу блока выдачи информации 2. Однако известное устройство не обеспечивает выдачи информации о неисправности в работе канала непосредственно в процессор. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в устройство, содержащее регистр выдачи управляющих сигналов выход которого соединен, с первым входом первого элемента ИЛИ, блок вьщачи информации .регистр адреса, регистр команд, выходы которого соединены с входами дешифратора команд, группу элементов И контрольных режимов, элемент И выборки, группу элементов И байта состояния, выходы которых соединены с входами второго элемента ИЛИ, и блок контро ля по четности, причем первый выход регистра выдачи управляющих сиг лов соединен с первым входом блока вьщачи информации, первыми входами элементов И байта состояния группы и блока контроля по четности и подк чены к выходной управляющей шине устройства, выходы элементов И конт рольных режимов группы соединены с группой входов первого элемента ИЛИ и вторым входом блока выдачи информ ции, выход которого соединен с выхо ной информационной шиной устройства выход дешифратора команд соединен с первыми входами элементов И контрольных режимов группы, регистра вы дачи управлякядих сигналов, третьим входом блока выдачи информации и вт рыми входами элементов И байта состояния группы, выход регистра адрес соединен с четдертым входом блока выдачи информации и вторым входом блока контроля, первая входная упра ляющая шина устройства - с первым входом элемента И выборки, вторым входом регистра выдачи управляющих сиг1/алов, вторыми входами элементов И контрольных режимов группы, первым входом регистра команд, третьим входом блока контроля и первым вход регистра адреса, первая входная информационная шина устройства соединена с вторыми входами регистра к манд -и регистра адреса и четвертым входом блока контроля, выход блока контроля,- с вторым входом элемента И выборки, выход которого соединен с третьим входом регистра выдачи управляющих сигналов, выходы первог и второго элементов ИЛИ соединены соответственно с выходной управляющей шиной устройства и пятым входом блока вьщачи информации .введены регистр состояний, третий элемент ИЛИ, регистр ошибок и формирователь сигнала прерывания/ состоящий из генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с выходными шинами внешних пре: рываний и блокировки синхронизации устройства, первый выход регистра состояний соединен с четвертым входом регистра выдачи управляющих сигналов, третьими входами регистра команд и элементов И байта состояния группы, выход блока контроля соединен с первым входом регистра ошибок, второй вход которого соединен с выходом дешифратора команд, а выходы - через третий элемент ИЛИ с первым входом регистра состояний, второй вход которого соединен с первой входной управляющей шиной устройства, входные адресная, вторая управляющая и вторая информационная шины устройства соединены с соответствующими входами регистра состояний, второй выход которого соединен с входом генератора одиночных импульсов и вторыми входами первого и второго элементов И, а третий и четвертый выходы - соответственно с третьими входами первого и второго элементов И. На чертеже представлена схема устройства. Устройство содержит регистр 1 выдачи управляющих сигналов, первый элемент ИЛИ 2, группу элементов И 3 контрольных режимов, элемент И 4 выборки, первый и второй элементы И 5 и б, генератор 7 одиночных импульсов, регистр 8 команд, дешифратор 9 команд, блок 10 контроля, состоящий из элементов И 11, узла 12 контроля четности и схемы 13 сравнения, группу элементов И 14 байта состояния, второй элемент ИЛИ 15,регистр 16 адреса, блок 17 вьщачи информации, состоящий из элемента И 18, сумматора 19 по модулю два и групп элементов ИЛИ 20 и И 21 регистр 22 ошибок, регистр 23 состояний с разрядами 23 , 23 и 23,, третий элемент ИЛИ 24, формирователь 25 сигнала прерывания,.образованный генератором 7 и элементами И 5 и 6, вторые входные управляющую 26, информационную 27 и адресную 28 шины устройства, первые входные управляющую 29 и информационную 30 шины устройства, выходные информационную 31, управляющую 32, внешних прерываний 33 и блокировки синхронизации 34 ши-ны устройства. Уст ойство для контроля передачи информации мевду каналом и процессором подключается к каналу вводавывода при помощи управляющих и информационных шин 31,32,29 и 30 устройства и канала. С целью задания устройству исходного состояния и различных режимов работы оно подключается к процессору с помощью управляющих, информационных и адресных шин 26-28 прямого управления. С целью сообщения в процессор об обнаруженных сшибках в работе проверяемого канала устройство подключено к нему с помощью шины 33 внешних прерываний интерфейса прямого управления. С целью останова блока синхронизации процессора при обнаружении ошибок в работе проверяемого канала устройство подключено с помощью шины 34 управления блоком синхронизации процессора. Выполнение операций ввода-вывода в устройстве начинается с процедуры задания режима работы устройству с помощью команды Прямая запись. По команде Прямая запись процессор выдает адрес регистра 23 состояния устройства и сигнал Запись по адресным и управляющим шинам 28 и 26 интерфейса прямого управления. По этим сигналам регистр 23 состояния устройства подготавливается к. -приему информации с информационных шин 27 интерфейса прямого управления В конце сигнала записи процессор выставляет байт данных в виде потенциальных сигналов на информационных шинах 27 интерфейсов прямого управления, которые задают требуемое состояние регистру 23 состояния устройства (исходное - счет, работа - останов, автомат - фазовый, мультипле ный - монопольный, блокировка прерываний - разрешение прерываний, работа синхронизации - останов синхронизации, и др.). Из всех перечисленных разрядов регистра 23 состояния устро ства вьщелим три разряда: 23 Рабо остг.нов , 232...Блокировка прерываний разрешение прерываний, 23 Работа синхронизации - останов с.инхронизации, которые могут находиться только в одном из двух указанных состояний. После задания устройству режима работы выполнение операций ввода-вывода начинается с процедуры начальной выборки. Начальная выборка осуществляется следующим образом. Канал выставляет на информационные шины 30 байт адреса и сопровождает его признаком Адрес канала на управляющих шинах 29. Байт адреса анализируется схемой контроля на четность. Если блок 10 контроля .обнаружит неправильную четность байта адреса, поступившего из канала, регистр 22 ошибок канала по соответствующему сигналу из блока 10 контроля зафиксирует эту ошибку. Затем сигнал с со ответствующего триггера регистра 22 ошибок канала переводит разряд регистра 23 состояния 23 Работа останов в положение Останов, состояние которого через второй выход регистра 23 состояния поступает на вход генератора 7 одиночных импульсов и вторые входы элементов И 5 и 6. Генератор 7 одиночных импульсов вырабатывает одиночный импульс, который поступает на первые входы элементов И 5 и 6. Если в процедуре зёщания работы . устройств1у разряд Блокировка прерываний - разрешение прерываний 23j установлен в положение Разрешение прегялваний или если разряд Работа синхронизации - останов синхронизации 23 установлен в положение Останов синхронизации регистра 23 состояния, то сигнал с выхода элемента И 5 поступает в процессор в качестве сигнала внешнего прерывания по шине 33 внешних прерываний интерфейса прямого управления или с выхода элемента И 6 поступает в качестве сигнала . останова блока синхронизации процессора по шине 34 управления блоком синхронизации процессора, тем самым сообщая, что в работе канала обнаружена ошибка. В блоке 10 контроля, при отсутствии ошибок происходит сравнение адресов, выданного каналом и вьщанного устройством, и в случае сравнения адресов выдается сигнал Адреса равны на элемент И 4 выборки. С задержкой, достаточной для декодирования адреса, канал выдает сигнал Выборка канала на входные управляющие-шины 29. Этот сигнал поступает через элемент И 4 выборки на вход регистра 1 выдачи управляющих сигналов. По сигналу Выборка канала в регистре 1 выдачи управляющих сигналов вырабатывается сигнал Работа устройства , который по соответствующей управляющей шине 32 устройства поступает в канал, указывая, что выбранное устройство подключено к интерфейсу. Затем устройство ВЕддает собственный сщрес из {эб.гистра 16 адреса через блок 17 выдачи информации на информационные шины 31 устройства, а из регистра 1 выдачи управляющих сигналов на соответствующую шину 32 устройства после того, как снят признак Адрес канала, - сигнал Адрес устройства. Канал сравнивает выданный и принятый от устройства адреса и, если

они равны, снимает байт адреса с информационных шин 30 канала, устанавливает на них байт команды и подает одновременно на соответствующую управляющую шину 29 канала сигнал Управление канала. Байт команды канала проверяется в блоке 10 на четность и анализируется на предмет включения данной команды в список разрешенных команд устройства.

Если блок 10 контроля обнаруживает неправильную четность команды, вьщанной каналом, или если она не включена в список команд данного устройства, то блок 10 вырабатывает сигнал, который запоминается на соответствующем разряде регистра 22 ошибок канала, а дальше процедура сообщения об ошибке в работе канала в процессор аналогична описанной при неправильной четности адреса, полученного устройством из канала.

При условии правильной четности и наличии в списке команд данного устройства байт команды запоминается в регистре 8 и декодируется в дешифраторе 9. При этом признаки принятой команды выдаются в регистр выдачи управляющих сигналов, элементы И контрольных режимов, элементы И байта состояния и регистра ошибок канала. По сигналу Управление канала устройство снимает байт собственного адреса с информационных шин 31,.сбрасывает сигнал Адрес устройства, помещает на информа{ционные шины 31 устройства в зависимости от принятой команды сформированный элементами 14 и 15 байт состояний через блок 17 вьщачи информации, а после того, как каналом снят сигнал Управление канала , устанавливает сигнал Управление, устройства на соответствующий шине 32 устройства через регистр 1 вьщачи управляющих сигналов. Если принятая команда не требует передачи данных, устройство выдает конечный байт состояния с признаком Канал кончил. Если принятая команда требует передачи данных, выдается нулевой байт состояния. Получив байт состояния устройства, канал снимает байт команды с выходных информационных шин 30, сбрасыва т сигнал Управление канала и устанавливает на соответствуютдей управляющей шине 29 сигнал Информация канала. По сигналу Информация канала устройство снимает начальный байт состояния с информационных шин 31 устройства и сигнал Управление устройства с управляющих шин 32 устанавливает в регистре 8 разряд передачи данных, а в регистре 1 формируется запрос на передачу данных. В случае, если в регистре 23 состояния устройства задан монопольный ре), сигнал Работа устройства не снимается до конца передачи данных, если задан мультиплексный режим, то сигнал сбрасывается после начальной выборки и устанавливается снова на время передачи каждого байта и т.д.

На всех этапах выполнения операций ввода-вывода (начальная выборка передача данных, передача окончаний могут возникнуть ошибки в работе канала. Всякое нарушение в последовательностях сигналов обнаруживается блоком 10 контроля и после декодирования фиксируется в- регистре 22 оошибок канала. Так, с помощью блока 10 контроля обнаруживаются и фиксируются в регистре 22 ошибок следующ ошибки в работе канала: код команды заданный каналом, не включен в список команд устройства; одновременно присутствие сигналов Управ/тение канала и Информация канала, сигналы Информ.ация канала и Управление канала выданы, в отсутствие сигналов Управление устройства или Адрес устройства или Информация устройства, сигнал Адрес канала : выдан при снятых сигналах Выборка ;устройства и Выборка канала, наj личие на выходных шинах канала ка ких-либо сигналов при отсутствии сигнала Работа канала, неправильная четность байта команды, адреса, данных и др. Процедура сообщения в процессор об обнаруженных ошибках в работе канала аналогична описанной выше на примере начальной выборки.

Сигнал прерывания в процессоре запускает программу, обеспечивающую 1повторение процедуры обмена канала ;с устройством, при выпо.лнении которой обнаружена ошибка. В случае повторного обнаружения запускается другая программа, которая обеспечивает выдачу оператору информации о состоянии канала в момент возникновения ошибки.

Сигнал останова блока синхронизации процессора переводит процессор и канал в такое состояние, которое позволяет с помощью устройства визуального отображения посмотреть состояние регистров процессора и канала в момент обнаружения ошибки в канале.

Формула изобретения

Устройство для контроля передачи информации между каналом и процессором, содержащее регистр выдачи управляющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ, блок выдачи- информации, регистр адреса, регистр команд, выходы которого соединены с входами дешифратора команд, группу элементов И контрольных режимов, элемент И выборки, группу элементов И байта состояния, выходы которых соединены с входами второго элемента ИЛИ, и блок контроля по четности, причем первый выход регистра выдачи управляющих сигналов соединен с первым входом блока выдачи информации, первыми входами элементов И баПта состояния группы и блока контроля по четности и подключены к выходной управляющей шине устройства, выходы элементов И контрольных режимов груп пы соединены с группой входов первого элемента ИЛИ и вторым входом блока выдачи информации, выход которого соединен с выходной информациейНойшиной устройства, выход дешифратора команд соединен с первыми входами элементов И контрольных режимов труп пы, регистра выдачи управляющих сигналов, третьим входом блока выдачи информации и вторыми входами элементов И байта состояния группы, выход регистра адреса соединен с четвертым входом блока выдачи информации и вторым входом блока контроля, первая входная управляющая шина устройства с первым входом элемента И выборки, .вторым входом регистра выдачи управляющих сигналов, вторыми входами элементоЕ И контрольных режимов группы, первым входом регистра команд, третьим входом блока контроля и первьгл входом регистра адреса, пер вая входная информационная шина устройства соединена с вторыми входами регистра коМанд и регистра адреса и четвертым входом блока контроля , выход блока контроля - с вторым вхо дом элемента И выборки, выход которого соединен с третьим входом регистра выдачи управляющих сигналов. выходы первого и второго элементов ИЛИ соединены соответственно с выходной управляющей шиной устройства и пятым входом блока выдачи информации, отличающееся тем, что, с целью повышения быстродействия, оно содержит регистр состояний, третий элемент ИЛИ, регистр ошибок и.формирователь сигнала прерывания, состоящий из генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с выходными шинами внешних прерываний и блокировки синхронизации устройства, первый выход регистра состояний соединен с четвертым входом регистра выдачи управляющих сигналов, третьими входами регистра команд и элементов И байта состояний группы, выход блока контроля соединен с первым входом регистра ошибок, второй вход .которого соединен с выходом дешифратора команд, а выходы - через третий элемент ИЛИ с первым входом регистра состояний, второй вход которого соединен с первой входной- управляющей шиной устройства, входные адресная, вторая управляющая и вторая информационная шины устройства соединены с соответствующими входами регистра состояний, второй выход которого соединен с входом генератора одиночных импульсов и вторыми входами первого и второго элементов И, а третий и четвертый выходы - соответственно с третьими входами первого и второго элементов И. Источники информации, принятые во внимание при экспертизе 1.Двторское свидетельство СССР 642703, кл. G 06 F 3/04, G Об F 11/04 1977. 2.Авторское свидетелыгтво СССР № 519705, кл. С 06 F 3/04, 1974,