Устройство для определения максимального числа из группы чисел Советский патент 1983 года по МПК G06F7/06 

ми первого и второго разрядных элементов И последующих разрядов, выходы разрядных элементов ИЛИ после 1него разряда всех регистров соединены с информационными входами второй груп пы элементов И 2. Недостатком данного устройства является его сложность. Целью изобретения является сокращение оборудования. . . Поставленная цель достигается тем что устройство для определения максимального числа из группы чисел, содержащее- регистры памяти, регистр результата, mn - входовых элементов ИЛИ, выходные элементы НЕ, записываю щие элементы И, йыходные элементы И, причем выходы разрядов каждого регистра памяти соединены с первыми входами соответствующих -записывающих элементов И, .выходы которых поразряд но соединены с входами соответствующих п входовых элементов ИЛИ, выходы п-входовых элементов ,ИЛИ соединены с соответствующими входами регистра результата, содержит блокирующие эле менты НЕ, И-НЕ, выходные элементы И-НЕ, выходные элементы ИЛИ, управля ющие элементы И, ИЛИ, задающие элементы И, элементы задержки, блокирующие элементы ИЛИ, ИЛИ-НЕ, управля ющий регистр/ прерывающие элементы И причем вход управления началом работы устройства соединен- с первыми вхо дами выходных элементов И, соответст вующих старшему разряду каждого из регистров памяти, и с входом первого элемента задержки, выход ка ждого 1-г элемента задержки,: где ,..., п-1 (п - разрядность сравниваемых чисел) соединен с входом (i+l)-ro элемента задержки и с первыми входами выходных элементов И, соответствующих (i+l)-M разрядам каждого регистра па мяти, выходы разрядов регистров памяти соединены поразрядно с вторыми входами соответствующих выходных эле ментов И, выходы выходных- элементов И, соответствующих каждому разряду каждого из регистров памяти, соединены с входами соответствующих выход ных элементов ИЛИ, выходы которых соединены с первьоми входами соответс вующих управляющих элементов И и с входами соответствующих выходных эле ментов НЕ, выходы которых соединены с первыми входами-соответствующих выходных элементов И-НБ, выходы управляющих элементов И соединены с соответствующими входами управляющего элемента ИЛИ, выход которого соединен с вторыми входами выходных эле ментов И-НЕ, выходы выходных элементов соединены с соответствующими входами управляющего регистра, прямые выходы управляющего регистра поразрядно соединены с вторыми входа ми управляющих элементов И и первыми входами задаюи1их элементов И, инверсные выходы управляющего регистра всех разрядов, кроме первого и последнего,i соединены с первыми входами соответствующих блокирующих элементов И-НЕ, вторые входы которых соединены с выходами соответствующих блокирующих элементов НЕ, выход каждого j-ro блокирующего элемента И-НЕ (, ..., га-1; m - число регистров памяти) соединен с первым входом (j+l)-ro Прерывающего элемента И, выход каждого j-ro блокирующего элемента И-НЕ соединен через (j + l)-й блокирующий .элемент НЕ с вторым входом (j+l)-ro блокирующего элемента И-НЕ, выходы всех прерывающих элементов И соединены с соответствующими входами блокирующего элемента ИЛИ-НЕ, выход которого соединен с первым входом блокирующего элемента ИЛИ, второй вход которого соединен с выходом последнего элемента задержки, а выход - с вторыми входами задающих .элементов И, выходы задающих элементов -И соединены с вторыми входами соответствующих записывающих элементов И, прямые выходы всех разрядов управляющего регистра соединены с вторыми входами соответствующих прерывающих элементов И. На чертежепредставлена блок-схема устройства. Устройство содержит регистры 1 памыти, записывающие элементы И 2, п- входовые элементы ИЛИ 3, регистр 4 результата, выходные элементы И 5, выходные элементы ИЛИ 6, управляющие элементы И 7, выходные элементы НЕ 8, управляющий элемент ИЛИ 9, выходные элементы И-НЕ 10, управляющий регистр 11, прерывающие элементы И 12, блокирую1цие элементы НЕ 13, блокирующие элементы И-НЕ 14, блокирующий элемент ИЛИ-НЕ 15, блокирующий элемент ИЛИ 16, задающие элементы И 17, элементы 18 задержки, вход 19 управления началом работы. Устройство работает следующим образом. Перед началом работы на регистры 1 памяти производится запись в них mn-разрядных чисел, регистр 4 результата устанавливается в нулевое состояние, а все разряды управляющего регистра 11 устанавливаются в единичное состояние. Сигнал начала работы, поступая с входа 19 последовательно на элементы 18 задержки, обеспечивает поразрядную, начиная со старщих разрядов, выдачу с выходов выходных элементов И 5 на выходные элементы ИЛИ б кодов всех сравниваемых чисел. Код j-ro разряда, ,2, ... п, k-ro из сравниваемых чисел, считываясь с выхода элемента ИЛИ 6j, поступает ереэ управляющий элемент И 7к на k-ый вход управляющего элемента ИЛИ 9, так что если в J-OM разряде сравИиваемых чисел есть хотя бы одна единица, то на выходе управляющего элемента ИЛИ 9 формируется единичный сигнал, который поступает на входы всех выход1ных элементов И-НЕ 10, на другой вхо каждого из которых подается инвертированный выходн1Ф1 элементом НЕ 8) код j-ro разряда k-ro числа, считанный с выхода выходного элемента ИЛИ 6), с выхода выходного элемента И-НЕ 10 формируется сигнал нулевого уров ня лишь в том случав, если в j-M раз ряде k-ro числа записан О, а в одном из сравниваемых чисел в том же разряде записана , в этом слус выхода выходного элемента И-НЕ 10ц записывается в -Н-ый разряд управляющего регистра 11, чем k-oe число исключается из дальнейшего сравнения, так как нулевым потенЦ1 алом с выхода k-rro разряда управ-ляющего регистра 11 закрывается управляющий элемент И 7 . Когда в результате описанной процедуры выделено максимальное число, на управляющем регистре 11 во всех кроме S-ro разрядах записан разряда, соответствующего максимальному числу, в котором записана Если выделенный S-тый разряд регист ра 11 не является первым или га-тым, то на выходах блокирующих элементов И-НЕ 14 14уу1 а формируются сигналы нулевого уровня, если , то О выдается с выходов все блокирующих элементов И-НЕ 14, а если , то на выходе ни одного из блокирующих элементов И-НЕ 14 не фор мируется нулевой сигнал. Единичный сигнал с S-ro разряда управляющего регистра 11 (если ) поступает на вход прерывающего элемента И 12с (если , то поступает на вхо элемента И 12), но так как с выхода элемента И-НЕ . на другой вход элемента И 12с поступает нулевой .сигнал, то на выходе элемента И 12. формируется сигнал нулевого уровня. Так как на вход всех последующих пре рывающих элементов И .-f ,...,. 12. подается с управляющего регист ра 11 -нулевой сигнал, то и на их вы О. Если же ходы также поступает установленными в 1 оказываются несколько разрядов управляющего регистра 11, то на выходе хотя бы одно го из прерывающего элементов И 12 формируется сигнал единичного уровня Таким образом, единичный сигнал с выхода блокирующего элемента ИЛИ-НЕ 15 появляется лишь в том случае, ког да на управляющем регистре 11 записа на ровно одна ., т.е. в случае, когда выделено максимальное из сравниваемых чисел. Если таких чисел сре ди- -сравниваемых несколько, то по око чании обработки последнего разряда на вход блокирующего элемента ИЛИ 16 поступает единичный сигнал с выхода элемента 18у, задержки. Сигнал об окончании операции сравнения с выхода бло ирующего элемента ИЛИ-НЕ 15 (или с элемента 18 задержки), пройдя через блокирующий элемент ИЛИ 16, nocTS aет на входы задающих элементов И 17, разрешая прохождение через них сигналов с выхода управляющего регистра 11. В результате, на выходе задающего элемента И 17, формируется сигнал единичного уровня, который от1шывает записывающие элементы И 2, 2, .,«, 2 дпя считывания кода S-ro числа через указанные элементы И и элементы ИЛИ 3 на регистр 4 результата. Таким обра.зом, предлагаемое устройство для определения максимального числа из группы чисел позволяет снизить аппаратурные затраты. Формула изобретения Устройство для определения максимального числа из группы чисел, содержащее регистры памяти, регистр результата, -входовых элементов ИЛИ, выходные элементы НЕ, записывающие элементы И, выходные элементы И, причем выходы разрядов каждого регистра памяти-«Соединены с первыми входами соответствующих записывающих элементов И, выходы которых поразрядно соединены с входами соответствующих. VI-входовых элементов ИЛИ, выходы И- входовых элементов ИЛИ соединены, с соответствующими входами регистра результата, отличающееся тем, что, с целью сокращения оборудования, устройство содержит блокиг рующие элементы НЕ, И-НЕ, выходные элементы И-НЕ, выходные элементы ИЛИ, управляющие элементы И,ИЛИ, задающие элементы И, элементы задержки, блокирующие элементы ИЛи, ИЛИ-НЕ, управляющий регистр, прерывающие .элементы И, причем вход управления началом работы устройства соединен с первыми входами выходных элементов И, соответствующих старшему разряду каждого из регистров памяти, и с входом первого элемента задержки, выход каждого i -го элемента задержки, где 1, .. ., VI -1 ( - разрядность сравниваемых чисел), соединен с входом ()+)-го элемента задержки и с первыми входами выходных элементов И, соответствующих (1+1)-м разрядам кажд:ого регистра памяти, выходы разрядов регистров памяти соединены поразрядно с вторыми входами соответствующих выходных элементов И, выходы выходных элементов И, соответствующих каждому разряду каждого из регистров памяти, соединены с входами соответствующих выходных элементов ИЛИ, выходы кото