Устройство для сравнения @ @ -разрядных двоичных чисел Советский патент 1982 года по МПК G06F7/04 

(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ УН п-РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ

1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных системах, выполненных на узлах с большой степенью интеграции.

Известно устройство для выделения экстремального из pi М-разрвдных двоичных чисел, содержащее ти -разрядных регистров, И трехвходовых элементов И и один У1 -входовой элемент ИЛИ на дое из Hi двоичных чисел. Прямые выходы регистров поразрядно соединены с входами VM-входовых элементов ИЛИ L З

Известно также устройство для опре- t5 деления экстремального из и чисел, со-: держащее связанные соответствующим ; образом регистр, полусумматор, элемент И-НЕ, УП узлов, сравнения, каждый из которых содеркит полусумматор, элемент М запрета, J) -триггер, элемент И-НЕ 2 ,

Недостатком известных устройств яв« ляется низкое быстродействие.

Наиболее близким к изобретению яв ляется устройство для поиска экстремал ных значений, содеркащее группу элементов ИЛИ, две группы элементов И, группу элементов НЕ, блок запуска, блок фиксаций значений параметра, блок фиксации адреса, разрядные элементы И и ИЛИ, причем выходы первых разрядов всех регистров непосредственно, а выходы остальных разрядов регистров через первые разрядные элементы И соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами группы элементов НЕ и информационными входами элементов И первой группы, управляющий вход которой . нен с управляющим элементов И второй группы и с первым выходом блока запуска, вход которого соединен с входом устройства, выходы элементов И первой группы соединены с информационными входами блоков фиксации значения пареьметра, управляющие входы которого соединены с выходами элементов И второй группы, первь1Й выход группы элементов НЕ непосредственно, а остальные - через вторые разрядные элементы И соединены с первыми входами разрядных элементов ИЛИ всех регистров, вторые вхо- ды которых, кроме соответствующих первому разряду всех эегистров, соединены с выходами соответствующих первых разрядов элементов И, вторые входы разрядных элементов ИЛИ, соответствующих пер вому разряду, соединены с его выходом непосредственно, выходы разрядных элементов ИЛИ каждого регистра, кроме последнего, соединены с входа ли первого и второго разрядных элементов И последуюших разрядов, выходы разрядных элементов ИЛИ последнего разряда всех регистров соединены с информационными входами второй группы элементов И 3 . - Недостатком устройства является его сложность. Цель изобретения - упрощение устройства. Поставленная цель достигается тем, что устройство для сравненияfnVi-разрядных двоичных чисел, содержащее регистры памяти, многовходовые элементы ИЛИ разрядные элементы И, регистр результата, управляющие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистро памяти через разрядные элементы И сое динены поразрядно с входами соответствующих многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляющих элементов И, содержит элементы задержки, элементы И-НЕ, блокирующие элемен- - - . ты И, причем инверсные выходы разрядов регистров памяти соединены с первыми входами соответствующих элементов И-НЕ вторые входы элементов И-НЕ соединены поразрядно с выходами соответствующих управляющих элементов И, выходы элемен тов И-НЕ первых разрядов соединены с первыми входами блокирующих элементов И вторых , а выходы элементов И-НЕ последующих разрящов соединены .с первыми входами соответствующих блокирующих элементов И, к вторым входам которых подсоединены выходы соответствующих блокирующих элементов И предыдущего разряда, вход управления началом работы устройства соединен с вторым входом первого управляющего элемента И и с входом первого элемента .задержки выход каждого К-го элемента задержки (К, 1,-1, где и- разрядность сравниваемых двоичных чисел) соединен с вхоом (К + i)-ro элемента задержки и вторым входам (JC+ 1)- управляющего элемента И, выход (и- 1)-го элемента задержи соединен с выходом устройства и вторым входом и -го управляющего элемента И, выходы элементов И-НЕ каждого разряда соединены с входом соответствующего разрядного элемента И. На чертеже представлена функциональная схема устройства. Устройство содержит элементы И-НЕ 1, блокирующие элементы И 2, регистры 3 памяти, разрядные элементы И 4, многовходовые элементы ИЛИ 5, управляющие элементы И 6, элементы 7 задержки, вход 8 управления началом работы, выходную щину 9 устройства, регистр 10 результата. Перед началом работы в регистры 3 памяти заносится упи -разрядных чисел, регистр 10 устанавливается в нуль. Сигнал начала операции поступает с входа 8 управления началом работы на вход управляющего элемента И 6, разрещая прохождение .через него сигнала с выхода многовходового элемента ИЛИ 5, которьй имеет единичный уровень в случае, если в старцем разряде, хоть бы одного из сравниваемых чисел, записана единица, сигнал с выхода управляющего элемента И 6 поступает на установочные входы первого разряда регистра 10 результата, подается на вторые входы всех элементов И-НЕ i, 1 , на первьй вход каждого из которых поступает сигС инверсного выхода соответствующеналго разряда регистра 3, 3, ..., 3 па- мяти, на выходе элементов И-НЕ 1 , ., ... , Г сигнал нулевого уровня формируется в случае, если на выходе элемента ИЛИ 5 зафиксирован сигнал единичного уровня, а в соответствующем разряде регистра 3 памяти записана единица. указанным нулевьтм сигналом ,формируемым на выходе h-го элемента И-НЕ (Ге 1,2И1р, последовательно формируется сигнал нулевого уровня на выходах блокирующих элементов И 2, 2, , которыми также последбвательно закрываются разрядные элементы И 4, 4,,..,,4., исключая, таким образом, Г -е число из дальнейших тактовпоразрядного сравнения. Сигнал с входа 8 управления началом работы, задержанный элементом 7 задержки, поступает на вход управляющего элемента И 6/2, разрещая обработку описанным способам второго разряда чисел, не исключенных из процессе сравнения при обработке первого разряда. Аналогично производится обработка всех разрядов, . причем последовательно сигналом с выходов управляющих элементов И записывается код в соответствующий разряд регистра результата. По окончании обработ всех VI разрядов сигнал с выхода элемента 7у, задеркки поступает на выходную шину 9 устройства. В предлагаемом устройстве элементы 7 задержки должны обеспечивать прохождение сигнала на время, равное срабатыванию пяти логических элементов (элементов И-НЕ, блокирующих элементов И, разрядных элементов И, многовходового элемента ИЛИ, управляющего элемента И). При использовании данного- техническо го решения сокращается количество приме няемого оборудования за счет уменьшения элементов ИЛИ. Формула изобретен и я Устройство для сравнения ПУ -разрядных двоичных чисел, содержащее .регистры памяти, многовходовые элементы ИЛИ, разрядные элементы И, регистр результата, управляющие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистро памяти через разрядные элементы И сое динены поразрядно с входами соответствующих многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляющих элементов И, отличающееся «тем, что, с целью упрощения устройства. оно содержит элементы задержки, элементы И-НЕ, блокирующие элементы И, причем инверсные выходы разрядов регистров памяти соединены с первыми входами соответствующих элементов И-НЕ, вторые входы элементов И-НЕ соединены поразрядно с выходами соответствующих управляющих элементов И, выходы элементов И-НЕ первых разрядов соединены с. первыми входами блокирующих элементов И вторых разрядов, а выходы элементов И-НЕ последующих разрядов соединены с первыми входами соответствующих блокирующих элементов И, к вторым входам которых подсоединены выходы соответствующих блокирующих элементов И предьщущего разряда, вход управления началом работы устройства соединен с вторым входом первого управляющего элемента И и с входом первого элемента задержки, выход каждого К -го элемента задержки ( К 1, 1, где и- разрядность сравниваемых двоичных чисел) соединен с входом ( 1)-го элемента задержки и вторым входом ( К+ 1)-го управляющего элемента И, выход (и- 1)-го элемента задержки соединен с выходом устройства и вторым входом VI-го управляющего элемента И, выходы элементов И-НЕ каждого разряда соединены с входом соответствующего разрядного элемента И. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР NO 514291, кл G06 f 7/02, 1976. 2.Авторское свидетельство СССР № 726528, кл. G Об F 7/04, 198О. 3.Авторское свидетельство СССР № 525О83, кл. G06 F 7/О8, 1975 (прототип).