УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЗИЦИОННОЙ ХАРАКТЕРИСТИКИ НЕПОЗИЦИОННОГО КОДА Российский патент 1994 года по МПК H03M7/18 

Изобретение относится к вычислительной технике и может быть использовано в системах обработки информации, представленной в позиционных кодах.

Целью изобретения является сокращение аппаратурных затрат.

В основу работы устройства положен следующий алгоритм.

В непозиционном коде (коде системы остаточных классов) число Х представлено остатками от деления (наименьшими положительными вычетами) числа Х на основании ρ₁,ρ₂,...ρ_n,ρ_n+1,...,ρ_n+k, которые должны удовлетворять условию взаимной попарной простоты, т.е.

(β_iρ_j)=1(j,i=, j≠i). Для обеспечения возможности определить, в какой части диапазона , где P_n= ρ_i, находится число Х, вычисляют позиционную характеристику вида Sx=, где P_p= ρ_i и [*]^- - наименьшее целое.

Известно, что
x= α_iβ_i-RP_n, (1) где β_i - базисные числа, для каждого из которых справедливо
β_i= = 1 (mod ρ_i),
тогда S(x) вычисляют последовательно как S₁(x)=
затем S₂(A)= и т.д до
S_k(A)=S(A)=. (2)
Тогда подставляют выражение (1) в уравнение (2):
S₁(A) = .

Так как R_i = , (i=) и R₁= - целые числа и
R=0 (j=, i≠j); R=,
R=- , то окончательно получают
Sx=(α_j-α_i) (i=, i=).

Тогда на n-1 шаге получают совокупность остатков S_n+1, S_n+2,...,S_n+k, которые и определяют позиционную характеристику S(x) в непозиционном коде. Тогда выражение (3) позволяет вычислить позиционную характеристику.

На чертеже приведена функциональная схема устройства для вычисления позиционной характеристики непозиционного кода.

Устройство содержит три группы регистров 1.2-1.n+k, 2.2-2.n+k, 3.1-3. n+k-1, вычитатели 4.2-4. n+k, блоки 5.2-5.n+k умножения по на константу, блоки 6.2-6. n+k памяти, входы 7.1-7.n+k остатков устройства, управляющие входы четвертой 8.1-8. n+k-1, второй 9,1-9.n+k, третьей 10.2-10.n+k групп устройства, преобразователь 11 непозиционного кода в позиционный, выход 12 позиционной характеристики устройства, управляющие входы 13.2-13.n+k первой группы устройства.

Устройство работает следующим образом.

В исходном состоянии на первые информационные входы регистров 1.2-1.n+k первой группы подаются остатки по соответствующему основанию, остальные регистры обнулены.

В первом такте на вход 7.1 поступает первый остаток в регистр 3.1 и происходит вычисление
S12

Во втором такте поступает импульс на управляющие входы 8.1 и 9.2, происходит сдвиг α₁ в регистр 3.2, а S₂¹ в регистр 3.1 и начинается вычисление S₃¹, который записывается в регистр 2.3.

В третьем такте происходит сдвиг содержимого регистра 3.1 - S₂¹ в регистр 3.2, α₁ из регистра 3.2 в регистр 3.3, а регистра 2.3 - S₃¹ в регистр 1.3 и происходят вычис ления S23

В четвертом такте содержимое регистра 2.3 по импульсу, поступающему на управляющий вход 9.2, сдвигается в регистр 3.2, содержимое регистра 3.2 - S₂¹ по импульсу, поступающему на вход 8.2, сдвигается в регистр 3.3, а содержимое регистра 3.3 - α₁ - в регистр 3.4.

Далее все проводится по вышеописанному алгоритму через n+1 тактов, на выходе 12 преобразователя 11 появляется число, соответствующее позиционной характеристике S(x).

Изобретение относится к вычислительной технике и может быть использовано в специализированных системах для обработки информации, представленной в непозиционных кодах. Целью изобретения является сокращение аппаратурных затрат, которая достигается за счет введения трех линеек из n + k - 1 многофункциональных регистров. 1 ил.

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЗИЦИОННОЙ ХАРАКТЕРИСТИКИ НЕПОЗИЦИОННОГО КОДА, содержащее n + K - 1 вычитателей, n + K - 1 блоков умножения на константу (где n - число рабочих оснований, K - число контрольных оснований), первый блок памяти и преобразователь непозиционного кода в позиционный, выход которого соединен с выходом позиционной характеристики устройства, выход i-го вычитателя (i = 1,... , n + K - 1) соединен с первым входом i-го блока умножения на константу, отличающееся тем, что, с целью сокращения аппаратурных затрат, в него введены три группы по n + K - 1 регистров и n + K - 2 блоков памяти, причем первый информационный вход i-го регистра первой группы соединен с входом (i + 1)-го остатка устройства, вход первого остатка которого соединен с информационным входом первого регистра второй группы, выход i-го регистра первой группы соединен с входом уменьшаемого i-го вычитателя, вход вычитаемого которого соединен с первым выходом i-го регистра второй группы, второй выход j-го регистра второй группы (j = 1, ..., n + K - 2) соединен с информационным входом (j + 1)-го регистра второй группы, i-й управляющий вход первой группы устройства соединен с входом i-го блока памяти, выход которого соединен с вторым входом i-го блока умножения на константу, выход которого соединен с информационным входом i-го регистра третьей группы, первый выход которого через монтажное ИЛИ соединен с информационным входом i-го регистра второй группы, а второй выход - с вторым информационным входом i-го регистра первой группы, выход l-го регистра третьей группы (l = n + 1, ..., n + K - 1) соединен с соответствующим входом преобразователя непозиционного кода в позиционный, i-й управляющие входы второй и третьей групп устройства соединены соответственно с первым и вторым входами сдвига i-го регистра третьей группы, вход сдвига i-го регистра второй группы соединен с i-м управляющим входом четвертой группы устройства, тактовый вход группы которого соединен с входами записи каждого из регистров всех групп.