УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С ВНЕШНИМ АБОНЕНТОМ Российский патент 1997 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть применено для сопряжения каналов ввода-вывода ЭВМ с удаленными внешними абонентами через обычный или волоконно-оптический кабель.

За аналог устройства для сопряжения ЭВМ типа ЕС с различными устройствами цифровой вычислительной техники взят "Интерфейс ввода-вывода единой системы электронных вычислительных машин" [1]
Интерфейс ввода-вывода предназначен для обеспечения унифицированных средств сопряжения и управления каналов различных ЭВМ единой системы ЭВМ с различными периферийными устройствами.

Для передачи сигналов интерфейса ввода-вывода между каналами и устройствами служат линии интерфейса ввода-вывода. Линии выполняются высокочастотными кабелями с определенными электрическими параметрами.

Для передачи сигналов в линии связи и приема сигналов из линий связи интерфейса ввода-вывода используются специальные усилители интерфейса, работающие на кабель-усилители-передатчики (УПД) и принимающие сигнал с кабеля-усилителя-приемника (УПМ). Все усилители-передатчики по основным выходным параметрам и все усилители-приемники по основным входным параметрам совместимы.

Аналог устройства сопряжения содержит блок усилителей-передатчиков и блок усилителей-приемников, конструктивно входящие в состав ЭВМ, содержит также блок усилителей-передатчиков и блок усилителей-приемников, конструктивно входящие в периферийное устройство.

Выходы блока усилителей-передатчиков ЭВМ соединены соответственно с входами блока усилителей-приемников периферийного устройства.

Выходы блока усилителей-передатчиков периферийного устройства соединены соответственно с входами блока усилителей-приемников ЭВМ.

В традиционных системах ввода-вывода ЕС ЭВМ максимальная длина кабеля интерфейса ограничена максимальной величиной суммарного сопротивления сигнальных цепей, включая внутреннее сопротивление подключаемых к линии устройств, и составляет 60 метров.

Для увеличения длины кабеля интерфейса применяется логический ретранслятор. Известным устройством для сопряжения ЭВМ с внешним удаленным абонентом является логический ретранслятор вычислительного комплекса ВК-2М 45С021 (ЩК 1700.026 ТО 10), содержащий два блока усилителей-приемников (1 и 2) и два блока усилителей-передатчиков (3 и 4), смотри фиг. 1.

Входы с первого по седьмой первого блока усилителей-приемников 1 являются входами устройства для подключения соответственно к выходам ЭВМ следующих сигналов: "Работа канала", "Разрешение выборки", "Выборка от канала", "Блокировка канала", "Адрес от канала", "Управление канала", "Информация канала". Группа информационных входов первого блока усилителей-приемников 1 образует группу входов для подключения к группе информационных выходов ЭВМ.

Выходы с первого по седьмой второго блока усилителей-передатчиков (4) являются выходами устройства для подключения к входам внешнего удаленного абонента соответственно следующих сигналов: "Работа канала", "Разрешение выборки", "Выборка от канала", "Адрес от канала", "Управление канала", "Информация канала". Группа информационных выходов второго блока усилителей-передачтиков 4 образует группу выходов устройства для подключения соответственно к группе информационных входов внешнего удаленного абонента.

При присоединении высокоскоростных внешних устройств наибольший интерес представляет возможность получения максимальной скорости передачи данных.

Для высокоскоростных абонентов характерна работа с селекторным или блок-мультиплексным каналом в монопольном режиме, когда скорость обмена информацией непосредственно зависит от времени передачи каждого байта данных.

Время передачи одного байта данных при операциях записи и считывания определяется по формуле
,
где t_пер задержка идентификатора для компенсации разброса задержек в линиях интерфейса;
время обработки фронта и спада сигнала Инф-А в канале;
время обработки фронта и спада сигнала Инф-К в абоненте;
t_p время распространения сигнала в линиях интерфейса.

Из формулы следует, что при заданном для данного интерфейса ввода-вывода времени t_пер и выбранной системе логических элементов для достижения максимальной скорости передачи данных абоненты должны иметь минимальную длину связи с каналом по линии интерфейса.

В качестве прототипа рассмотрено устройство для сопряжения ЭВМ с удаленным внешним абонентом [2]
Устройство-прототип содержит два блока 1, 2 усилителей-приемников, два блока 3, 4 усилителей-передатчиаков, два блока 5, 6 параллельно-последовательного преобразования, два блока 7, 8 последовательно-параллельного преобразования, триггер, два элемента ИЛИ, два элемента И (фиг. 2).

Устройство-прототип работает следующим образом.

Блоки 5 и 6 осуществляют периодический опрос состояния шин управления соответственно от канала и абонента, осуществляют преобразование параллельного кода в последовательный и передают информацию на входы блоков 7 и 8. Если приходит один из сигналов идентификации АДР-К или УПР-К и АДР-А или УПР-А, то соответствующие блоки 5 и 6 осуществляют один цикл опроса информационных шин соответственно Шин-К или Шин-А. При появлении сигнала Инф-А устройство переходит в режим обмена данными, при котором осуществляется опрос информационных шин, а идентификаторы информационных слов в блоках 7 и 8 воспринимаются соответственно как сигналы Инф-К и Инф-А.

Устройство само входит в синхронизм при включении и в дальнейшем, когда канал или абонент инициируют операцию ввода-вывода.

В этом случае между блоками осуществляется обмен управляющими словами, единичное значение в которых имеет только бит синхронизации (Бит РАБ-К инвертируется).

Блоки параллельно-последовательного преобразования обмениваются с блоками последовательно-параллельного преобразования стандартными словами из 11 бит.

Первый бит слова является синхроимпульсом и всегда равен единице.

Одиннадцатый бит является идентификатором слова и определяет, управляющими (бит 11= "0") или информационными (бит 11="1") являются остальные биты слова.

В предлагаемом в качестве прототипа устройстве время распространения сигнала в линиях интерфейса уменьшено вдвое по сравнению с описанными аналогами за счет того, что в режиме обмена данными
а) блок 7 частично имитирует работу канала, т.к. сброс сигнала Инф-А на выходе усилителя-приемника блока 2 приводит к сбросу триггера 54 и сигнала Инф-К на входе усилителя-передатчика блока 4;
б) блок 8 частично имитирует работу абонента, т.к. сброс триггера 36 блока 5 означает окончание передачи байта данных внешнему устройству, что вызывает сброс триггера 54 и сброс сигнала Инф-А на входе усилителя-передатчика блока 3.

В предлагаемом изобретении решается следующая задача.

Обмен информацией между ЭВМ и удаленным абонентом.

В традиционных системах ввода-вывода максимальная длина кабеля интерфейса ограничена в 120 метров.

Предлагаемая подсистема позволяет размещать быстродействующую периферию от ЭВМ типа ЕС-ЭВМ на расстоянии до 2 км, а также осуществлять взаимодействие удаленных вычислительных систем между собой и с дистанционной консолью оператора.

Отличительными признаками по сравнению с прототипом являются введение блока эмуляции абонента, блока эмуляции канала, элемента И, двух элементов ИЛИ и их связи с другими блоками устройства.

Эта совокупность признаков позволяет получить технический эффект - независимость скорости обмена информацией между каналом ввода-вывода и абонентом от длины линии связи.

Рассмотрим причинно-следственные связи между признаками и техническим результатом в предложенном изобретении.

Для уменьшения времени распространения сигнала в линиях интерфейса 4 t_p до минимума предлагается вблизи канала ввода-вывода ввести эмулятор абонента (ЭМА), а вблизи абонента ввести эмулятор канала (ЭМК).

В ЭМА после завершения начальной выборки при выполнении операции "Запись" и в случае получения каналом нулевого байта состояния в канал вырабатывается поток сигналов Инф-А', не дожидаясь прихода от абонента сигналов Инф-А.

Начало потока сигналов Инф-А' определяется приходом в ЭМА первого сигнала "0" Инф-К из канала, а окончание потока определяется приходом в ЭМА этого сигнала "0" Инф-К, возвращенного из ЭМК через линию связи.

Канал в ответ на поток сигналов Инф-А выдает по информационным шинам Шин-К поток информации и поток сигналов Инф-К.

Данный поток информации через линию связи передается в ЭМК, где производится его запись в буферную память.

Объем потока информации определяется по формуле
,
где n объем буферной памяти;
t_з.л.с. время распространения сигнала в линии связи от ЭМА до ЭМК;
t время передачи одного байта данных при длине линии связи, равной нулю, т.е. t 0.

При приходе в ЭМК сигнала Инф-А от абонента выдача байта информации и сигнала Инф-К в устройство абонента произойдет из буферной памяти ЭМК. Так произойдет выдача из ЭМК n байтов информации в ответ на n сигналов Инф-А от абонента. К этому времени первый и последующие сигналы Инф-А дойдут до канала и по каждому выданному каналом сигналу Инф-К в буферную память ЭМК запишется первый и последующие байты информации. Так будет до тех пор, пока в ответ на очередной сигнал Инф-А канал не выдаст в линию связи сигнал УПР-К.

В ЭМА сигнал УПР-К запомнится, единичное состояние триггера заблокирует прохождение сигнала Инф-А из линии связи в канал.

В ЭМК сигнал УПР-К запомнится, единичное состояние триггера разрешает прохождение сигнала Инф-А через вентиль при отсутствии информации и буферной памяти, записанной до прихода сигнала УПР-К. Сброс триггера производится по сигналу УПР-А, АДР-А от абонента или сброс сигнала РАБ-А.

При выполнении операции "Чтение" в случае получении каналом нулевого байта состояния ЭМК по получении сигнала Инф-А выдает в линию связи байт информации, а в абонент ответный сигнал Инф-К, который сбрасывается по отрицательному перепаду сигнала Инф-А. Так происходит до тех пор, пока первый сигнал Инф-А не дойдет до канала и не придет в ЭМК ответный сигнал Инф-К из линии связи. По приходе первого и последующих сигналов Инф-К из линии связи в ЭМК будет производиться их запоминание с последующей выдачей их по каждому сигналу Инф-А из абонента.

Таким образом, по интерфейсу ввода-вывода при операциях обмена данными в монопольном режиме будет производиться обмен данными между каналом и эмулятором абонента; обмен данным между абонентом и эмулятором канала, как бы исключая задержки в кабеле линии связи между эмулятором абонента и эмулятором канала.

На фиг. 1 приведена структурная схема ретранслятора, приведенного в описании в качестве аналога; на фиг. 2 приведена структурная схема устройства; на фиг. 3 структурная схема блока параллельно-последовательного преобразования; на фиг. 4 структурная схема блока последовательно-параллельного преобразования; на фиг. 5 структурная схема блока эмуляции абонента; на фиг. 6 и 7 структурная схема блока эмуляции канала.

Заявленное устройство содержит (фиг. 2) первый и второй блоки 1 и 2 усилителей-приемников, первый и второй блоки 3 и 4 усилителей-передатчиков, первый и второй блоки 5 и 6 параллельно-последовательного преобразования, первый и второй блоки 7 и 8 последовательно-параллельного преобразования, блок 65 эмуляции абонента, блок 66 эмуляции канала, первый 9, второй 10, третий 69 элементы И, второй 11, первый 12, третий 67, четвертый 68 элементы ИЛИ, триггер 13, установочный вход 14, шины 15-21 управления от канала (РАБ-К, РВБ-К, ВБР-К, БЛК-К, АДР-К, УПР-К и Инф-К), шины 22-27 управления от абонента (ВБР-А, ТРБ-А, РАБ-А, АДР-А, УПР-А и Инф-А), информационную группу 28 шин от канала, информационную группу 29 шин от абонента, группу 30 шин от устройства к каналу и группу 31 шин от устройства к абоненту.

Блок 5 (6) параллельно-последовательного преобразования содержит (фиг. 3) элемент НЕ 32, коммутатор 33, четыре триггера 34-37, два элемента ИЛИ 38 и 39, два элемента И 40 и 41, генератор 42 импульсов, счетчик 43, мультиплексор 44, передатчик 45, сумматор 46 по модулю два, элемент 47 задержки, вход 48 логического "0", вход 49 логической "1".

Блок 7(8) последовательно-параллельного преобразования содержит (фиг. 4) элемент НЕ 50, третий 51, первый 52 и второй 53 регистры, триггер 54, четыре элемента И 55-58, счетчик 59, приемник 60, генератор 61 импульсов, элементы 62-64 задержки.

Блок 65 эмуляции абонента содержит (фиг. 5) элемент 70 дешифрации кодов, пять триггеров 71-75, шесть элементов И 76-81, шесть элементов ИЛИ 82-87.

Блок 66 эмуляции канала содержит (фиг. 6а, б) элемент 88 дешифрации кодов, семнадцать триггеров 89-105, элементы И 106-117, две группы элементов И 118, 119, элементы И 120, 121, элементы ИЛИ 122-131, группу элементов ИЛИ 132, элементы ИЛИ 133-136, элемент НЕ 137, элемент 138 памяти, регистр 139, коммутатор 140, три счетчика 141-143, девять элементов задержки 144-152.

Устройство работает следующим образом.

Блоки параллельно-последовательного преобразования обмениваются с блоками последовательно-параллельного преобразования стандартными словами из 11 бит.

Первый бит слова является синхроимпульсом и всегда равен единице. Одиннадцатый бит является идентификатором слова и определяет, управляющими (бит 11=0) или информационными (бит 11=1) являются остальные биты слова.

Блоки 5 и 6 переодически осуществляют периодический опрос состояния шин управления соответственно от канала и абонента, осуществляют преобразование параллельного кода в последовательный и передают информацию на входы блоков 7 и 8.

Если приходит один из сигналов идентификации АДР-К или УПР-К и АДР-А или УПР-А, то соответствующие блоки 5 и 6 осуществляют один цикл опроса информационных шин соответственно Шин-К или Шин-А.

При появлении сигнала Инф-А устройство переходит в режим обмена данными, при котором осуществляется опрос информационных шин, а идентификаторы информационных слов в блоках 7 и 8 воспринимаются соответственно как сигналы Инф-К и Инф-А.

Устройство само входит в синхронизм при включении и в дальнейшем, когда канал или абонент инициирует операцию ввода-вывода. В этом случае между блоками осуществляется обмен управляющими словами, единичное значение в которых имеет только бит синхронизации (бит РАБ-К инвертируется).

Блок 5 параллельно-последовательного преобразования работает в трех режимах.

Управляющий режим, характеризующийся отсутствием необходимости передачи информации с Шин-К.

В этом режиме на управляющем входе коммутатора 33 присутствует нулевой потенциал и шины управления от канала соединяются через коммутатор 33 с входами мультиплексора 44, образуя управляющее слово (бит 11=0). Мультиплексор 44 преобразует это слово в последовательный код с частотой и периодом следования, которые задаются генератором 42 и счетчиком 43. Последовательность сигналов поступает на передатчик 45 и далее на вход блока 7. Таким образом происходит периодический опрос состояния управляющих шин от канала (РАБ-К, РВБ-К, ВБР-К, БЛК-К, АДР-К, УПР-К и Инф-К).

В этом режиме на выходе сумматора 46 высокий уровень, что обеспечивает циклическую работу счетчика 43. Этот опрос существует до тех пор, пока на соответствующих шинах не появится один из сигналов АДР-К, УПР-К или Инф-А.

Режим идентификации.

После прихода одного из сигналов АДР-К или УПР-К блок 5 на один цикл переходит в режим идентификации. По переднему фронту сигнала АДР-К или УПР-К происходит установка триггера 34 и далее по седьмому импульсу счетчика 43 взводится триггер 35. Это необходимо для передачи сигналов АДР-К или УПР-К (8-й и 9-й импульсы счетчика 43) в управляющем слове, предшествующем информационному слову. Далее по первому импульсу счетчика 43 взводится триггер 36, что приводит к сбросу триггера 35. В результате коммутатор 33 соединяет информационные шины Шин-К и идентификатор (бит 11="1") с входом мультиплексора 44. Одиннадцатый импульс счетчика 43 сбрасывает триггер 36 и блок переходит в управляющий режим. Таким образом, за один цикл работы блока происходит передача информации с Шин-К на вход блока 7.

Режим обмена данными.

Этот режим характеризуется появлением сигнала Инф-А на входе элемента И9. Последнее приводит к блокировке начала цикла работы счетчика 43 после выдачи одиннадцатого импульса, так как триггер 37 сброшен и на выходе сумматора 46 нулевой потенциал.

После прихода сигнала Инф-К взводится триггер 37, а затем триггер 36. Последнее приводит к сбросу триггера 37. В результате коммутатор 33 подключает информационное слово к входу мультиплексора 44 и разблокируется счетчик 43 (на один цикл).

В конце цикла выдачи информации по одиннадцатому импульсу счетчика 43 происходит сброс триггера 36 до прихода следующего сигнала Инф-К. Режим обмена данными заканчивается при появлении сигнала УПР-К или сбросе сигнала Инф-А на входе элемента И9. Если в режиме обмена данными происходит сброс сигнала РАБ-К или устанавливается один из сигналов БЛК-К или АДР-К, то блок 5 переходит в соответствующий режим работы.

Блок 7 последовательно-параллельного преобразования получает информацию в виде последовательности из одиннадцати сигналов. В исходном состоянии генератор заблокирован единичным значением 10-го разрядного выхода счетчика 59.

Первым сигналом является синхроимпульс, который сбрасывает счетчик 59 и запускает на один цикл генератор 61 (частота всех генераторов одинакова). В результате слово из десяти бит заносится в регистр 51.

В зависимости от значения десятого бита идентификатора регистра 51 и присутствия сигнала "ЛМ" возможны три режима работы блока 7.

В режиме управления устройство имеет следующие особенности.

В этом режиме 10-ый бит регистра 51 равен "0" и отсутствует сигнал "ЛМ". Информация по десятому импульсу счетчика 59 заносится из регистра 51 в регистр 52, выходы которого подключены к соответствующим усилителям-передатчикам управления от канала блока 4. Информация с выхода блока 7 (бит Инф-К регистра 52) через элемент ИЛИ 12 поступает на вход Ж12 блока 66 эмуляции канала. Далее сигнал Инф-К поступает через коммутатор 140 на вход усилителя-передатчика Инф-К блока 4.

В режиме идентификации устройство имеет следующие особенности.

Этот режим характеризуется единичным значением бита идентификации слова в регистре 51 и отсутствием сигнала "ЛМ". Информация из регистра 51 по десятому импульсу счетчика 59 заносится в регистр 53, выходы которого подключены к входам Шин-К блока 66. Далее сигналы Шин-К через коммутатор 140 поступают на входы усилителей-передатчиков Шин-К блока 4. Сигналы идентификации (АДР-К и УПР-К) выдаются позже, для чего служат элементы 62 и 63 задержки.

Сигнал УПР-К из блока 7 поступает в блок 66 на вход Е7 и далее через элемент И109 ИЛИ 123 блока 66 поступает на вход Е4 блока 4.

Режим обмена данными.

Указанный режим задается установкой сигнала "ЛМ" на выходе блока 66 и присутствием единичного бита идентификации слова. Информация из регистра 51 поступает на регистр 53. Идентификатор слова (бит 10="1" регистра 51) в присутствии сигнала "ЛМ" воспринимается как сигнал Инф-К и устанавливает триггер 54, выход которого через элемент ИЛИ12 подается на вход Ж7 блока 66.

Сброс сигнала "ЛМ" приводит к сбросу триггера 54. Таким образом, блок 7 частично имитирует работу канала в режиме обмена данными, что увеличивает быстродействие устройства.

Аналогично блоку 5 работает блок 6. Если отсутствует сигнал Инф-А с выхода блока 2, то производится периодический опрос шин ВБР-А, ТРБ-А, РАБ-А, АДР-А, УПР-А или Инф-А. При появлении сигнала АДР-А или УПР-А блок 6 переводится в режим идентификации. Сигнал Инф-А передается в управляющем слове по десятому импульсу счетчика 43. Поэтому триггер 13 устанавливается по девятому импульсу счетчика 43. Это необходимо для выдачи сигнала Инф-А в управляющем слове раньше информационного слова.

После установки триггера 13 блок переходит в режим обмена данными.

В результате по переднему фронту сигнала Инф-А взводится триггер 37, а затем по первому импульсу счетчика 43 взводится триггер 36. Последнее приводит к сбросу триггера 37. Коммутатор 33 подключает информационное слово к мультиплексору 44. По одиннадцатому импульсу счетчика 43 происходит сброс триггера 36. Сброс триггера 37 приводит к блокировке начала цикла работы счетчика 43, так как на втором входе элемента 46 уровень логический "1" с выхода триггера 13.

Приход второго и последующих сигналов Инф-А приводит к установке триггеров 36 и 37 и разблокировке счетчика 43 на один цикл передачи данных.

Появление сигнала УПР-А или сброс сигнала РАБ-А вызывает сброс триггера 13, что означает конец обмена данными, и устройство переходит в соответствующий режим работы. Блок 8 работает аналогично блоку 7, только его выходы повторяют сигналы абонента. По идентификатору в регистре 51 (бит 10) производится подключение информации либо к регистру 52 (к входам усилителей-передатчиков ВРБ-А, ТРБ-А, РАБ-А, АДР-А и Инф-А), либо к регистру 53 (к входам усилителей-передатчиков Шин-А и к входам Шин-А блока 65). Элементы 62 и 63 задержки необходимы для выдачи идентификаторов (АДР-А или УПР-А) позже информации. Если бит Инф-А в регистре 52 равен единице (выход Ж блока 8), значит, блоки 5 и 8 работают в режиме обмена данными. Это зафиксированный сигнал Инф-А, переданный в управляющем слове вначале обмена данными. В присутствии этого потенциала идентификатор слова (бит 10="1" в регистре 51) воспринимается как сигнал идентификатора данных (Инф-А) и фиксируется на входе триггера 54. Сброс триггера 36 блока 5 означает в этом режиме окончание передачи байта данных внешнему устройству, что вызывает сброс триггера 54. Таким образом, блок 8 частично имитирует работу абонента, что увеличивает быстродействие устройства.

Прием управляющего слова с нулевым битом Инф-А в регистр 52 означает конец режима обмена данными.

Работа блока эмуляции абонента происходит следующим образом.

Во время начальной выборки сигнал УПР-К на входе Е1 блока определяет наличие байта команды на входах Шин-К. В случае, если этот байт команды определяет операцию передачи данных от канала к абоненту, происходит дешифрация на элементе дешифрации Дш70 и запоминание этой операции на триггере 71 через элемент И76.

Сигнал "1" УПР-А на входе Е8 блока во время начальной выборки определяет наличие байта состояния абонента. На восьмивходовом элементе ИЛИ 86 производится анализ равенства нулю байта состояния. В случае, если байт состояния не равен нулю, то по сигналу "1" УПР-А производится сброс триггера 71 через элементы И 80, ИЛИ 82.

Сигнал "1" Инф-К на входе Ж1 блока во время начальной выборки говорит о том, что байт состояния принят каналом.

По сигналу "О" УПР-А на инверсном входе элемента И77 и при наличии "1" Тг 71 на входе 2, "1" Инф-К на входе 1 производится установка триггера 72.

Сигнал "О" Инф-К на входе Ж1 блока во время начальной выборки говорит о том, что канал ждет сигнал Инф-А от абонента.

По сигналу "О" Инф-К на входе 1 элемента И78 производится установка триггера 73 при наличии "1" Тг 72 на входе 2, а затем установка триггера 75 через элемент И81, сброс триггера 71 через элемент ИЛИ82 и сброс триггера 72 через элемент ИЛИ83. Сигнал "1" Тг 73 подается на вход 2 элемента ИЛИ85, с выхода элемента ИЛИ85 сигнал "1" Тг 73 подается на вход 3 элемента И79 и на выход Ж9 блока. С выхода Ж9 блока сигнал подается на вход 5 элемента И9, с выхода которого он поступает на вход режима работы блока 5, включая этот блок в режим обмена данными.

Сигнал "1" Тг 75 с выхода "ПО" блока поступает на вход 1 элемента И67, с выхода которого он поступает на вход Инф-А блока 3 как сигнал Инф-А'.

В ответ на сигнал Инф-А' канал выдает сигнал "1" Инф-К, по переднему фронту которого в блоке 5 взводится триггер 37, а затем триггер 36 и производится цикл выдачи информационного слова (Шин-К 28) с выхода блока 5 в линию связи. В конце цикла выдачи информационного слова по одиннадцатому импульсу счетчика 43 блока 5 производится сброс триггера 36 до прихода следующего сигнала "1" Инф-К7.

По отрицательному перепаду сигнала на входе К5 блока 65 производится сброс триггера 75.

Канал в ответ на сигнал "О" Тг 75 выдает сигнал "О" Инф-К. По этому сигналу на инверсном входе 1 элемента И81 и при наличии сигнала "1" Тг 73 на входе 2 элемента И81 производится установка триггера 75.

Так происходит выдача потока данных канала блоком 5 в линию связи до тех пор, пока не появится на входе Ж8 блока 65 сигнал "1" Ж8. По переднему фронту сигнала "1" Ж8 через элемент ИЛИ84 производится сброс триггера 73, а через элемент ИЛИ85 элемент И9 устанавливается в режим обмена данными блока 5 до прихода сигнала "О" Ж8 на вход Ж8 блока 65.

Так, до прихода сигнала Инф-А от абонента произвелась выдача из канала в линию связи n байт информации данных.

Число n байт зависит от времени прохождения первого сигнала "О" Инф-К от входа Ж блока 5 до входа Ж8 блока 65, скорости работы блоков 5, 6, 7, 8 и длины линии связи.

Возьмем с учетом максимально возможной скорости работы внешнего абонента пропускную способность блоков 5, 6, 7, 8 равной V=2 Мбайт/сек. Тогда время передачи одного байта t=500 нсек.

При длине линии связи L=0 величина n байт будет равной
,
где t_з время задержки в линии связи;
t время передачи одного байта данных при минимальной длине интерфейса ввода-вывода.

Погонную задержку одного метра кабеля линии связи возьмем t_з=5,2 нсек/м.

Тогда при длине линии связи L=2000 м

Канал ждет прихода сигналов Инф-А с выхода блока 8. Сигнал "1" Инф-А из блока 8 поступает на вход 1 элемента И69 и при отсутствии сигнала БЛ с выхода блока 65 на инверсном входе элемента И69 с выхода элемента И69 поступает на вход 2 элемента ИЛИ 67. С выхода элемента ИЛИ 67 сигнал "1" Инф-А поступает на вход Инф-А блока 3.

Так продолжается режим обмена данными до прихода на вход Е1 блока 65 сигнала УПР-К или пропадания сигнала Ж8 на входе блока 65. При приходе сигнала "1" УПР-К на вход 1 элемента И79, при наличии единичного уровня на входе 3 элемента И79 по девятому импульсу счетчика 43 (выход режима работы блока 5), подаваемому на вход 2 элемента И79, происходит установка триггера 74, а затем сброс триггера 73 через элемент ИЛИ84.

Сигнал "1" УПР-К подается на вход Е блока 5 и на инверсный вход 4 элемента И9, переводя блок 5 в режим идентификации. Режим обмена данными заканчивается. Триггеры 71, 72, 73 сброшены. При появлении единичного уровня сигнала УПР-А на входе блока (сигнал Е8 через элемент ИЛИ87) происходит сброс триггера 74.

Таким образом, блок 65 частично имитирует работу абонента, что увеличивает быстродействие устройства.

Работа блока эмуляции канала происходит следующим образом.

Блок 66 ЭМК работает в 3-х режимах.

1. Режим управления, идентификации характеризуется тем, что не установлен триггер 91 (на управляющем входе элемента И109 и коммутатора 140 присутствует нулевой потенциал).

Информация с входа Е7 блока 66 (бит УПР-К с выхода регистра 52 блока 7) через элементы И109, ИЛИ 123 поступает на соответствующий вход E усилителя-передатчика блока 4.

Информация с входа Ж12 блока 66 (бит Инф-К с выхода регистра 52 блока 7 через элемент ИЛИ12) через коммутатор 140 поступает на соответствующий вход Ж усилителя-передатчика блока 4.

Информация с входа Шин-К блока (Шин-К с регистра 53 блока 7) поступает через коммутатор 140 на соответствующие входы усилителей-передатчиков блока 4.

2. Режим обмена данными характеризуется тем, что установлен триггер 91. На управляющем входе элемента И 109 и коммутатора 140 присутствует единичный потенциал.

Рассмотрим более подробно работу блока эмуляции канала в режиме обмена данными.

Во время начальной выборки сигнал "1" УПР-К на входе Е7 блока 66 определяет наличие байта команды на входе Шин-К блока.

В случае, если этот байт команды определяет операцию передачи данных от канала к абоненту или от абонента к каналу, происходит дешифрация на элементе дешифрации ДШ88 и запоминание этой операции путем установки триггера 89 через элемент ИЛИ122 и элемент И 106.

В случае, если этот байт команды определяет операцию передачи данных от абонента к каналу, происходит дополнительно установка триггера 93 через элемент И113.

Сигнал "1" УПР-А на входе Е2 блока во время начальной выборки определяет наличие байта состояния абонента.

На восьмивходовом элементе ИЛИ126 производится анализ равенства нулю байта состояния абонента.

В случае, если байт состояния не равен нулю, происходит сброс триггера 89 через элементы И112, ИЛИ 124 и триггера 93 через элементы И112, ИЛИ127.

Сигнал "1" Инф-К на входе Ж12 блока во время начальной выборки определяет то, что байт состояния принят каналом.

По сигналу "О" УПР-А на инверсном входе 3 элемента И107, при наличии сигнала "1" Инф-К на входе "1" и сигнала "1" Тг 89 на входе 2 элемента И107 происходит установка триггера 90.

Сигнал "О" Инф-К на входе Ж12 блока во время начальной выборки говорит о том, что канал ждет прихода сигнала Инф-А от абонента.

По сигналу "0" Инф-К на инверсном входе 1 элемента И108 и при наличии сигнала "1" Тг 90 на входе 2 элемента И108 происходит установка триггера 91 и триггера 95. По положительному перепаду триггера 91 производится сброс триггера 89 через элемент ИЛИ124 и триггера 90 через элемент ИЛИ125.

Сигнал "1" Тг 91 подается на инверсный вход 2 элемента И109, блокируя передачу сигнала "1" УПР-К с входа Е7 на выход Е4 блока.

Сигнал "1" Тг 91 подается на вход 1 элемента И 110, разрешая установку триггера 92 по приходе сигнала "1" УПР-К на вход 2 элемента И110.

Сигнал "1" Тг 91 подается на управляющий вход коммутатора 140. В результате коммутатор 140 соединяет выходные шины Шин-К блока с выходными шинами регистра 139 и выходную шину Инф-К(Ж4) с выходом триггера 102.

Сигнал "1" Тг 91 подается на вход 1 элемента И 116, разрешая установку триггера 98 при наличии на входе 2 сигнала "1" Инф-К (вход Ж12 блока), на входе 3 сигнала "1" Тг 97, на инверсном входе 4 сигнала "0" Тг 104.

Сигнал "1" Тг 95 подается на первый единичный вход триггера 96, разрешая установку триггера по девятому импульсу (импульс счетчика 43 блока 6), подаваемому на второй единичный вход триггера 96. По положительному перепаду триггера 96 производится сброс триггера 95, установка триггера 97 через элемент ИЛИ 129, установка в ноль "0" счетчиков 141, 142, 143 через элемент ИЛИ136.

Сигнал "1" Тг 97 подается на вход 3 элемента И 116 и на входы Л, М блока 7. Сигнал "1" Тг 96 подается через элемент ИЛИ68 на вход Инф-А блока 6.

Так производится передача состояния триггера 96 (десятый разряд одиннадцатиразрядного управляющего слова блока 6) в регистр 52 блока 8 и далее на вход Ж8 блока 65.

Сброс триггера 96 производится по одиннадцатому импульсу счетчика 43 блока 6.

Таким образом блок 66 готов к приему сигналов УПР-К, Инф-К, Шин-К из блока 7 и выдачу на соответствующие входы блока 4.

Рассмотрим работу блока 66 при выполнении операции "Запись".

До выдачи абонентом сигнала Инф-А канал начал выдачу потока информации через блок 5 в блок 7.

При появлении сигнала "1" Инф-К (вход Ж12 блока 66) производится установка триггера 98 (через элемент И116), далее через элемент И117 установка триггера 99.

По переднему фронту с выхода Тг 99 производится сброс Тг 97 через элемент ИЛИ130.

Сигнал "1" Тг 99 подается через элемент ИЛИ128 на вход (выбор микросхемы) буферной памяти 138 и через линию задержки 144 на единичный вход триггера 100.

Сигнал "1" Тг 100 подается на управляющий вход элемента И118, разрешая передачу шестиразрядной информации с выхода счетчика 141 через элемент ИЛИ132 на адресные входы A₀-A₅ буферной памяти 138 и через линию задержки 145 на единичный вход триггера 101.

Сигнал "1" Тг 101 через элемент НЕ137 подается на вход (Запись/чтение) БП 138 и через линию задержки 148 на сброс Тг 100, далее через ЛЗ 146 на сброс Тг 99, через элемент ИЛИ131 на сброс Тг 98, через элемент ИЛИ 129 на установку Тг 97, прибавление единицы в счетчиках СЧ 141, Сч 143.

Этим заканчивается цикл записи байта информации в буферную память.

По приходе сигнала Инф-А на входе 3 элемента И 120, при наличии сигнала "1" Сч 143 на входе 1 элемента И120 с выхода элемента ИЛИ135 производится установка Тг 103 по одиннадцатому импульсу Сч 43 блока 6.

Сигнал "1" Тг 103 подается на вход 2 элемента И 121 и при наличии сигнала "0" Тг 98 на входе 1 производится установка Тг 104.

Сигнал "1" Тг 104 подается на инверсный вход элемента И116, на инверсный вход элемента И117, на управляющий вход элемента И119, разрешая передачу шестиразрядной информации с выхода счетчика 142 через элемент ИЛИ132 на адресные воды A₀-A₅ буферной памяти БП 138, на управляющий вход регистра 139, разрешая прием девятиразрядного байта данных с выхода БП 138. Далее сигнал "1" Тг 104 подается через Л3 149 на единичный вход Тг 105.

Сигнал "1" Тг 105 подается через элемент ИЛИ128 на вход как сигнал считывания. Происходит считывание байта информации в Рг 139.

Сигнал "1" Тг 105 через Л3 151 поступает на сброс Тг 105, далее через Л3 150 на сброс Тг 104, через элемент ИЛИ134 на сброс Тг 103, далее через Л3 152 поступает на вход прибавление единицы в счетчик Сч 142 и через элемент ИЛИ133 на установку Тг 102.

По отрицательному перепаду с выхода Тг 104 производится вычитание единицы в счетчике Сч 143. По отрицательному перепаду сигнала Инф-2 (вход Ж2) производится сброс Тг 102.

Этим заканчивается цикл считывания байта информации из буферной памяти.

Рассмотрим работу блока 66 при выполнении операции "Чтение".

До прихода сигнала Инф-К (вход Ж12) с выхода блока 66 в ответ на каждый сигнал Инф-А (вход Ж2) производится выработка сигналов Инф-К следующим образом.

По приходе сигнала Инф-А на вход 4 элемента И114 по девятому импульсу (Сч 43 блока 6) на входе 2 элемента И114 производится установка Тг 94 при наличии на входе 1 элемента И114 сигнала "1" Тг 93, на входе 3 элемента И114 сигнала "1"К6 ("1" Тг 36 блока 6).

По переднему фронту выхода Тг 94 через элемент ИЛИ 133 производится установка Тг 102.

Сброс Тг 102, Тг 94 производится по отрицательному перепаду сигнала Инф-А.

Этим заканчивается цикл выдачи сигнала Инф-К в ответ на сигнал Инф-А. По приходе сигнала Инф-К на входе 1 элемента И115 и при наличии высокого уровня с выхода Тг 94 производится сброс Тг 93.

Далее по каждому сигналу Инф-К на входе Ж12 блока производится запись в буферную память байтов информации, равных нулю, прибавление единицы в Сч 141, Сч 143. По каждому сигналу Инф-А на входе Ж2 блока производится чтение из буферной памяти байтов информации, равных нулю, прибавление единицы в Сч 142, вычитание единицы из Сч 143, установка Тг 102 (выдача сигнала Инф-К на выход Ж4 блока), сброс Тг 102.

По приходе сигнала УПР-К на вход Е7 блока через элемент И110 производится установка Тг 92.

Сигнал "1" Тг 92 подается на вход 1 элемента И 111, разрешая прохождение сигнала "1" Инф-А с выхода Ж2 на выход Е4 блока как сигнала "1" УПР-К, через элемент ИЛИ123 при наличии на входе 3 элемента И114 сигнала "0" Сч 143 и сигнала "0" Инф-К на инверсном входе элемента И114.

Таким образом, блок 66 частично имитирует работу канала, что увеличивает быстродействие устройства.

Изобретение относится к вычислительной технике, используется для сопряжения каналов ввода-вывода ЭВМ с удаленными внешними абонентами посредством различного типа кабелей и позволяет обеспечить независимость скорости обмена информацией между каналом ввода-вывода и абонентом от длины линии связи, для чего в устройство введены блок эмуляции абонента, блок эмуляции канала, элемент И, два элемента ИЛИ, связанные между собой и с остальными блоками устройства таким образом, что по интерфейсу ввода-вывода при обмене данными в монопольном режиме производится обмен данными между каналом и эмулятором абонента и обмен данными между абонентом и эмулятором канала, как бы исключая задержки в кабеле линии между эмулятором абонента и эмулятором канала. 2 з.п. ф-лы, 7 ил.

1. Устройство для сопряжения ЭВМ с внешним абонентом, содержащее два блока усилителей-приемников и два блока усилителей-передатчиков, два блока параллельно-последовательного преобразования, два блока последовательно-параллельного преобразования, два элемента И, два элемента ИЛИ и триггер, причем с первого по седьмой информационные входы первого блока усилителей-приемников являются входами "Работа канала", "Разрешение выборки канала", "Выборка от канала", "Блокировка канала", "Адрес от канала", "Управление канала" и "Информация канала" устройства для подключения к ЭВМ, группа информационных входов первого блока усилителей-приемников является группой информационных входов устройства для подключения к группе информационных выходов ЭВМ, группа информационных выходов первого блока усилителей-передатчиков образует группу выходов устройства для подключения к группе информационных входов ЭВМ, группа информационных выходов второго блока усилителей-передатчиков образует группу выходов устройства для подключения к группе информационных входов внешнего абонента, с первого по шестой информационные входы второго блока усилителей-приемников являются входами устройства для подключения соответственно к выходам "Обратная выборка", "Требование абонента", "Работа абонента", "Адрес от абонента", "Управление абонента" и "Информация абонента" внешнего абонента, группа информационных входов второго блока усилителей-приемников образует группу входов устройства для подключения к группе информационных выходов внешнего абонента, с первого по седьмой выходы и группа информационных выходов первого блока усилителей-приемников соединены соответственно с первого по седьмой входами и с группой информационных входов первого блока параллельно-последовательного преобразователя, вход режима работы которого соединен с выходом первого элемента И, с первого по четвертый входы которого соединены соответственно с первым, четвертым, пятым и шестым выходами первого блока усилителей-приемников, информационный выход первого блока параллельно-последовательного преобразования соединен с информационным входом первого блока последовательно-параллельного преобразования, первый, второй, третий, четвертый, пятый, шестой и седьмой выходы которого соединены соответственно с первым, вторым, третьим, четвертым, пятым входами второго блока усилителей-передатчиков, с первым, вторым входами первого элемента ИЛИ, первый, второй, третий, четвертый, пятый выходы и группа информационных выходов второго блока усилителей-приемников соединены соответственно с первым, вторым, третьим, четвертым, пятым входами и с группой информационных входов второго блока параллельно-последовательного преобразования, вход режима работы которого соединен с выходом триггера, единичный вход которого соединен с выходом второго элемента И, первый вход которого соединен с первым выходом режима работы второго блока параллельно-последовательного преобразования, информационный выход которого соединен с информационным входом второго блока последовательно-параллельного преобразования, первый, второй, третий, четвертый, пятый выходы и группа информационных выходов которого соединены соответственно с первым, вторым, третьим, четвертым, пятым входами и с группой информационных входов первого блока усилителей-передатчиков, первый выход "Режима работы" первого блока параллельно-последовательного преобразования соединен с первым входом "Режима работы" второго блока последовательно-параллельного преобразования, второй вход "Режима работы" которого соединен с шестым выходом второго блока последовательно-параллельного преобразования, вход сброса триггера соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с третьим и пятым выходами второго блока усилителей-приемников, шестой выход которого соединен с вторым входом второго элемента И, третий вход второго элемента ИЛИ является установочным входом устройства, блок параллельно-последовательного преобразования содержит коммутатор, мультиплексор, передатчик, генератор импульсов, счетчик, четыре триггера, два элемента ИЛИ, два элемента И, элемент НЕ, элемент задержки, сумматор по модулю два, причем вход элемента НЕ, первый шестой информационные входы коммутатора являются соответственно первым - седьмым входами блока, группа информационных входов коммутатора образует группу информационных входов блока, первый вход первого элемента И блока параллельно-последовательного преобразования соединен с первым входом сумматора по модулю два и является входом режима работы блока, выход передатчика является информационным выходом блока, выход девятого разряда счетчика является выходом режима работы блока, выход первого триггера соединен с управляющим входом коммутатора блока, с входами сброса второго, третьего триггеров и является вторым выходом режима работы блока, при этом в блоке параллельно-последовательного преобразования выход элемента НЕ соединен с седьмым информационным входом коммутатора блока, группа выходов которого соединена с группой информационных входов мультиплексора, с первого по одиннадцатый управляющие входы и выход которого соединены соответственно с выходами с первого по одиннадцатый разрядов счетчика и информационным входом передатчика, выход первого элемента ИЛИ блока соединен с единичным входом четвертого триггера блока, выход которого соединен с первым единичным входом второго триггера блока, выход которого соединен с входом сброса четвертого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым единичным входом первого триггера, вход сброса которого соединен с выходом девятого разряда счетчика, выход одиннадцатого разряда счетчика соединен с входом элемента задержки и с разрешающим входом генератора импульсов, выход которого соединен со счетным входом счетчика, выходы седьмого и первого разрядов которого соединены соответственно с вторыми единичными входами второго и первого триггеров, а установочный вход с выходом второго элемента И, первый вход которого соединен с выходом элемента задержки и второй вход с выходом сумматора по модулю два, второй вход которого соединен с вторым входом второго элемента ИЛИ и выходом третьего триггера, единичный вход которого соединен с выходом первого элемента И, второй вход которого соединен с шестым информационным входом коммутатора, четвертый и пятый информационные входы которого соединены соответственно с первым и вторым входами первого элемента ИЛИ, восьмой информационный вход коммутатора подключен к шине нулевого потенциала устройства, девятый и десятый информационные входы коммутатора подключены к шине единичного потенциала устройства, при этом блок последовательно-параллельного преобразования содержит три регистра, приемник, счетчик, генератор импульсов, четыре элемента И, три элемента задержки, элемент НЕ, триггер, причем информационный вход приемника является информационным входом блока, вход сброса триггера и первый вход первого элемента И являются соответственно первым и вторым входами режима работы блока, выход элемента НЕ, первый, второй, третий информационные выходы первого регистра блока, выходы первого, второго элементов задержки блока, четвертый информационный выход первого регистра блока и выход триггера блока являются соответственно первым восьмым выходами блока, группа информационных выходов второго регистра блока образуют группу информационных выходов блока, выход приемника соединен с информационным входом третьего регистра и первым входом второго элемента И блока, выход которого соединен с установочным входом счетчика, выход десятого разряда которого соединен с входом третьего элемента задержки блока, первыми входами третьего, четвертого элементов И блока и разрешающим входом генератора импульсов блока, выход которого соединен со счетным входом счетчика блока и с синхровходом третьего регистра блока, информационный выход которого соединен с вторым входом третьего элемента И блока и с вторым входом четвертого элемента И блока, выход которого соединен с синхровходом первого регистра, группа информационных входов которого соединена с группой информационных выходов третьего регистра и группой информационных входов второго регистра блока, синхровход которого соединен с выходом третьего элемента И блока и с вторым входом первого элемента И блока, выход которого соединен с единичным входом триггера блока, а третий и четвертый входы - соответственно с входами первого и второго элементов задержки блока, а также с пятым и шестым информационными выходами первого регистра блока, седьмой информационный выход которого соединен с входом элемента НЕ блока, отличающееся тем, что в него введены блок эмуляции абонента, блок эмуляции канала, третий и четвертый элементы ИЛИ и третий элемента И, причем первая группа информационных входов блока эмуляции абонента подключена соответственно к группе информационных выходов первого блока усилителей-приемников, первый вход блока эмуляции абонента соединен с седьмым выходом первого блока усилителей-приемников, второй вход блока эмуляции абонента подключен к шестому выходу первого блока усилителей-приемников, третий вход блока эмуляции абонента соединен с пятым выходом второго блока последовательно-параллельного преобразования, четвертый вход блока эмуляции абонента подключен к шестому выходу второго блока последовательно-параллельного преобразования, пятый вход блока эмуляции абонента соединен с вторым выходом режима работы первого блока параллельно-последовательного преобразования, шестой вход блока эмуляции абонента подключен к первому выходу режима работы первого блока параллельно-последовательного преобразования, вторая группа информационных входов блока эмуляции абонента подключена соответственно к группе информационных выходов второго блока последовательно-параллельного преобразования, седьмой вход блока эмуляции абонента соединен с установочным входом устройства, первый выход блока эмуляции абонента соединен с пятым входом первого элемента И, второй выход блока эмуляции абонента подключен к инверсному входу третьего элемента И, прямой вход которого соединен с седьмым выходом второго блока последовательно-параллельного преобразования, а выход третьего элемента И подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с третьим выходом блока эмуляции абонента, выход третьего элемента ИЛИ подключен к шестому входу первого блока усилителей-передатчиков, первый вход блока эмуляции канала соединен с восьмым выходом первого блока последовательно-параллельного преобразования, второй вход блока эмуляции канала подключен к выходу первого элемента ИЛИ, третий вход блока эмуляции канала соединен с первым выходом режима работы второго блока параллельно-последовательного преобразования, четвертый вход блока эмуляции канала подключен к выходу одиннадцатого разряда счетчика второго блока параллельно-последовательного преобразования, пятый вход блока эмуляции канала соединен с выходом второго элемента ИЛИ, шестой вход блока эмуляции канала подключен к пятому выходу второго блока усилителей-приемников, седьмой вход блока эмуляции канала соединен с шестым выходом второго блока усилителей-приемников, восьмой вход блока эмуляции канала соединен с вторым выходом режима работы второго блока параллельно-последовательного преобразования, первая группа информационных входов блока эмуляции канала подключена к группе информационных выходов первого блока последовательно-параллельного преобразования, вторая группа информационных входов блока эмуляции канала соединена с группой информационных выходов второго блока усилителей-приемников, а группа информационных выходов блока эмуляции канала подключена к группе информационных входов второго блока усилителей-передатчиков, первый выход блока эмуляции канала соединен с шестым входом второго блока усилителей-передатчиков, второй выход блока эмуляции канала подключен к седьмому входу второго блока усилителей-передатчиков, третий выход блока эмуляции канала соединен с первым входом четвертого элемента ИЛИ, второй вход которого подключен к шестому выходу второго блока усилителей-приемников, а выход четвертого элемента ИЛИ соединен с шестым входом второго блока параллельно-последовательного преобразования, четвертый выход блока эмуляции канала подключен к первому и второму входам режима работы первого блока последовательно-параллельного преобразования. 2. Устройство по п.1, отличающееся тем, что блок эмуляции абонента содержит дешифратор, пять триггеров, шесть элементов И, шесть элементов ИЛИ, причем группа информационных входов дешифратора является первой группой информационных входов блока эмуляции абонента, а стробирующий вход дешифратора является вторым входом блока эмуляции абонента, выход дешифратора соединен с вторым входом первого элемента И, выход которого подключен к единичному входу первого триггера, выход которого соединен с вторым входом второго элемента И, выход которого подключен к единичному входу второго триггера, выход которого соединен с вторым входом третьего элемента И, выход которого подключен к единичному входу третьего триггера, выход которого соединен с третьим входом первого элемента ИЛИ, вторым входом второго элемента ИЛИ, вторым входом четвертого элемента И и вторым входом третьего элемента ИЛИ, выход которого является первым выходом блока эмуляции абонента и соединен с третьим входом пятого элемента И, выход которого подключен к единичному входу четвертого триггера, выход которого является вторым выходом блока эмуляции абонента и соединен с вторым входом четвертого элемента ИЛИ, выход которого подключен к входу сброса третьего триггера, первый вход блока эмуляции абонента соединен с первым входом второго элемента И, инверсным входом третьего элемента И, первым входом шестого элемента И и инверсным входом четвертого элемента И, выход которого подключен к единичному входу пятого триггера, выход которого является третьим выходом блока, стробирующий вход дешифратора соединен с первым входом первого элемента И, первым входом пятого элемента И, третий вход блока эмуляции абонента подключен к третьему входу шестого элемента И, инверсному входу второго элемента И и первому входу шестого элемента ИЛИ, выход которого соединен с входом сброса четвертого триггера, четвертый вход блока эмуляции абонента подключен к третьему входу четвертого элемента ИЛИ, первому входу третьего элемента ИЛИ, пятый вход блока эмуляции абонента подключен к второму входу пятого элемента И, шестым входом блока является вход сброса пятого триггера, второй группой информационных входов блока эмуляции абонента являются с первого по восьмой входы пятого элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, седьмой вход блока подключен к второму входу первого элемента ИЛИ, первому входу второго элемента ИЛИ, первому входу четвертого элемента ИЛИ и второму входу шестого элемента ИЛИ. 3. Устройство по п. 1, отличающееся тем, что блок эмуляции канала содержит дешифратор, семнадцать триггеров, пятнадцать элементов И, четырнадцать элементов ИЛИ, группу элементов ИЛИ, девять элементов задержки, две группы элементов И, три счетчика, элемент памяти, элемент НЕ, регистр, коммутатор, причем первый вход блока эмуляции канала соединен с стробирующим входом дешифратора, с первыми входами первого, четвертого, пятого и восьмого элементов И, с первым входом десятого элемента ИЛИ, первый выход дешифратора подключен к первому входу первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход которого соединен с единичным входом первого триггера, выход которого подключен к второму входу второго элемента И, выход которого соединен с единичным входом второго триггера, выход которого подключен к второму входу третьего элемента И, выход которого соединен с единичными входами третьего и седьмого триггеров, выход третьего триггера подключен к третьему входу третьего элемента ИЛИ, второму входу четвертого элемента ИЛИ, управляющему входу коммутатора, первому входу одиннадцатого элемента И, инверсному входу четвертого элемента И и второму входу пятого элемента И, выход которого соединен с единичным входом четвертого триггера, выход которого подключен к третьему входу шестого элемента ИЛИ, к первому входу шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход четвертого элемента И подключен к первому входу второго элемента ИЛИ, выход которого является первым выходом блока эмуляции канала, второй выход дешифратора соединен с вторым входом первого элемента ИЛИ, вторым входом восьмого элемента И, выход которого подключен к единичному входу пятого триггера, выход которого соединен с первым входом девятого элемента И, выход которого подключен к единичному входу шестого триггера, выход которого соединен с вторым входом десятого элемента И и первым входом двенадцатого элемента ИЛИ, выход седьмого триггера подключен к второму единичному входу восьмого триггера, выход которого является третьим выходом блока эмуляции канала и соединен с входом сброса седьмого триггера, первым входом восьмого элемента ИЛИ, с первым входом девятого элемента ИЛИ, второй вход блока эмуляции канала соединен с первым входом второго элемента И, третьим входом седьмого элемента И, инверсным входом третьего элемента И, первым информационным входом коммутатора, информационный выход которого является вторым выходом блока эмуляции канала и соединен с инверсным входом шестого элемента И, первый информационный вход коммутатора подключен к первому входу десятого элемента И, выход которого соединен с четвертым входом шестого элемента ИЛИ, выход которого соединен с входом сброса пятого триггера, а первый вход десятого элемента И подключен к второму входу одиннадцатого элемента И, выход которого соединен с единичным входом десятого триггера, выход которого подключен к инверсному входу четырнадцатого элемента И и к первому входу двенадцатого элемента И, выход которого соединен с единичным входом одиннадцатого триггера, выход которого подключен к третьему входу десятого элемента ИЛИ, к первому входу седьмого элемента ИЛИ, к входу первого элемента задержки, выход которого соединен с единичным входом двенадцатого триггера, выход которого подключен к третьему входу десятого элемента ИЛИ, к первому входу седьмого элемента ИЛИ, к входу первого элемента задержки, выход которого соединен с единичным входом двенадцатого триггера, выход которого подключен к первым входам элемента И первой группы, выходы которых подключены соответственно к первым входам элементов ИЛИ группы, выходы которых соединены соответственно с адресными входами элемента памяти, выход двенадцатого триггера соединен с входом второго элемента задержки, выход которого соединен с единичным входом тринадцатого триггера, выход которого подключен к входу элемента НЕ, инверсный выход которого соединен с входом "Запись-считывание" элемента памяти, вход элемента НЕ подключен к входу пятого элемента задержки, выход которого соединен с входом сброса тринадцатого триггера и с входом четвертого элемента задержки, выход которого подключен к входу сброса двенадцатого триггера и к входу третьего элемента задержки, выход которого соединен с вторым входом восьмого элемента ИЛИ, выход которого подключен к единичному выходу девятого триггера, выход которого является четвертым выходом блока эмуляции канала и соединен с третьим входом одиннадцатого элемента И, второй вход восьмого элемента ИЛИ соединен с вторым входом одиннадцатого элемента ИЛИ, выход которого подключен к входу сброса десятого триггера, второй вход одиннадцатого элемента ИЛИ соединен с входами "+1" первого и третьего счетчиков, с первого по шестой выходы первого счетчика соединены соответственно с вторыми входами элементов И первой группы, с первого по шестой выходы третьего счетчика подключены соответственно к входам четырнадцатого элемента ИЛИ, выход которого подсоединен к третьему входу шестого элемента И и к первому входу тринадцатого элемента И, выход которого подключен к единичному входу пятнадцатого триггера, выход которого соединен с прямым входом четырнадцатого элемента И, выход которого подключен к единичному входу шестнадцатого триггера, выход которого подключен к инверсным входам одиннадцатого и двенадцатого элементов И, к входу "-1" третьего счетчика, к первым входам элементов И второй группы, к управляющему входу регистра, к входу шестого элемента задержки, выход которого подключен к единичному входу семнадцатого триггера, выход которого соединен с вторым входом седьмого элемента ИЛИ, с входом восьмого элемента задержки, выход которого подключен к входу сброса семнадцатого триггера и к входу седьмого элемента задержки, выход которого соединен с входом сброса шестнадцатого триггера, с входом десятого элемента задержки, с вторым входом тринадцатого элемента ИЛИ, выход которого подключен к входу сброса пятнадцатого триггера, а выход девятого элемента задержки соединен с входом "+1" второго счетчика, с первого по шестой выходы которого подключены соответственно к вторым входам элементов И второй группы, выходы которых соединены соответственно с вторыми входами элементов ИЛИ группы, вход "+1" второго счетчика подключен к второму входу двенадцатого элемента ИЛИ, выход которого соединен с единичным входом четырнадцатого триггера, выход которого подключен к второму информационному входу коммутатора, инверсный выход седьмого элемента ИЛИ соединен с входом "Выбор микросхемы" элемента памяти, группа информационных выходов с первого по девятый которого подключена соответственно с группой информационных входов регистра, группа информационных выходов с первого по девятый которого соединена соответственно с второй группой информационных входов коммутатора, группа информационных выходов которого является группой информационных выходов блока эмуляции канала, третий вход блока эмуляции канала соединен с вторым входом девятого элемента И, с первым единичным входом восьмого триггера, четвертым входом блока эмуляции канала является вход сброса восьмого триггера и соединен с вторым входом тринадцатого элемента И, пятый вход блока эмуляции канала подключен к первому входу третьего элемента ИЛИ, к первому входу четвертого элемента ИЛИ, к входу сброса третьего и четвертого триггеров, к второму входу шестого элемента ИЛИ, к второму входу десятого элемента ИЛИ, выход которого соединен с входом сброса девятого триггера, второй вход десятого элемента ИЛИ подключен к первому входу одиннадцатого элемента ИЛИ, к первому входу тринадцатого элемента ИЛИ, к второму входу девятого элемента ИЛИ, выход которого соединен с установочными входами первого, второго и третьего счетчиков, шестой вход блока эмуляции канала соединен с инверсным входом второго элемента И, с первым входом седьмого элемента И, седьмой вход блока эмуляции канала соединен с четвертым входом девятого элемента И, с входом сброса шестого триггера, с вторым входом шестого элемента И, с третьим входом тринадцатого элемента И, с входом сброса четырнадцатого триггера, восьмым входом блока эмуляции канала является третий вход девятого элемента И, первой группой информационных входов блока эмуляции канала является группа входов данных с первого по девятый элемента памяти, которые соединены соответственно с первой группой информационных входов коммутатора, с группой информационных входов дешифратора, второй группой информационных входов с первого по восьмой блок эмуляции канала является групповой информационный вход с первого по восьмой соответственно пятого элемента ИЛИ, выход которого соединен с вторым входом седьмого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ и к первому входу шестого элемента ИЛИ.