Устройство для сбора данных о работе ЭВМ Советский патент 1984 года по МПК G06F11/08 

данных, триггер ожидания, триггер разрешения, триггер передачи данных, элемент ИЛИ-И, триггер записи, счетчик памяти, счетчик адреса, триггер переполнения, триггер чтения и триггер слова, причем выходы счетчиков запросов процессора и диска соединены с первьм информационным входом регистра старших разрядов таймера, вход и выход второго шифратора подключены соответственно к выходу стар шего разряда таймера и первому синхровходу регистра старших разрядов таймера, второй синхровход, второй информационный вход и выход соединены соответственно с третьим выходом узла синхронизации, информационным выходом таймера и третьим информационным входом мультиплексора, синхровход, информационный вход и выход регистра младаих разрядов таймера подключены соответственно к четвертому выходу узла синхронизации, информационному выходу таймера и четвертому информационному входу мультиплексора, информационный вход и выход управления синхронизацией блока измерения работы диска соединены соответственно с вторым информационнь1м входом устройства и входом управления синхронизацией регистров диска узла синхронизации, вход и выход третьего шифратора подключены соответственно к выходу управления синхронизацией блока измерения работы диска и первому синхровходу регистра адреса диска, второй синхровход, первый и второй информационные входы и выход которого соединены соответственно с пятым выходом узла синхронизации, информационным выходом таймера, первым информационным выходом блока измерения работы диска и пятым информационным входом мультиплексоре информационный вход, первый и второй синхровходы и выход регистра кода операции диска подключ-ены соответственно к второму информационному выходу и выходу зшравления синхронизацией блока измерения работы диска, шестому выходу узла синхронизации и шестому информационному входу мультиплексора, входы счетчиков запросов процессора и диска соединены соответственно с седьмым и восьмым выходами узла синхронизации, при этом первьй вход триггера измерения подключен к выходу

21679,

управления измерением блока согласования форматов и к первым входам триггера сбоя, триггера чтения и триггера запроса байта, второй вход которого соединен с выходом управления запросом блока согласования форматов и первым входом первогоэлемента ИЛИ, вход сброса триггера слова подключен к выходу начальной установки блока согласования форматов, первьй вход и единичный выход триггера разрешения соединены с управляющим входом-выходом блока дифференциальных приемников и управляющим входом блока измерения работы диска, установочный вход, вход сброса и выход триггера пуска подключены соответственно к прямому и инверсному входам пуска устройства и входу генератора импульсов, выход которого соединен с входом узла элементов задержки, выход узла элементов задержки подключен к управляющему входу таймера, входу-выходу пуска узла синхронизации, входу регистрации запроса блока согласования форматов и первому входу первого элемента И, второй и третий входы и вькод которого соединены соответственно с нулевым выходом триггера ожвдания, единичным выходом триггера измерения и счетным входом счетчика режима, выход счетчика режима подключен к входу первого дешифратора, первьй, второй, третий и четвертый выходы которого соединены соответственно с установочным входом и входом сброса триггера сбора данных, вторым и первым установочными входами триггера ожидания, вход сброса которого подключен к выходу второго элемента И, второй, третий и четвертый входы триггера разрешения соединены соответственно с единичным выходом триггера сбора данных, пятым выходом первого дешифратора и выходом третьего элемента И, установочный вход, вход сброса и единичньш выход триггера передачи данных подключены соответственно к шестому и седьмому выходам первого дешифратора и входу регистрации сбоя блока согласования форматов, первый и второй входы и выход второго элемента ИЛИ

соединены соответственно с первым и шестым выходами первого дешифратора И- входом сброса триггера переполнения, единичный выход и установочный вход которого подключены соответственно к первым входам третьего и четвертого элементов И и выходу второго элемента И, второй и третий входы триггера измерения соединены соответственно с единичным выходом триггера пусйа и седьмым выходом первого дешифратора, вход сброса, установочный вход и единичный выход триггера сбоя подключены соответственно к седьмому выходу первого дешифратора, входувыходу контроля блока оперативной памяти и входу регистра ции сбоя блока согласования форматов, третий и четвертый входы и единичньш выход триггера запроса байта соединены соответственно с единичным выходом триггера слова, выходом первого элемента задержки и входом регистрации запроса блока согласования форматов, второй вход и выход первого элемента ИЛИ подключены соответственно к единичному выходу триггера слова и входу первого элемента задержки, вход счетчика режима соединен v с седьмым выходом первого дешифратора, вто- рые входы третьего и четвертого элементов И подключены к выходу узла элементов задержки, третий вход и выход четвертого элемента И соединены соответственно с единичным выходом триггера передачи данных и входом регистрации сбоя .блока согласования форматов, установочный вход триггера слова подключен к входу-выходу контроля блока оперативной памяти, установбчный вход, вход сброса и единичный выход триггера записи соединены соответственно с входом-выходом пуска узла синхронизации, выходом второго элемента задержки и первым входом элемента ИЛИ-И, второй и третий входы.и выход которого подключены соответственно к единичному выходу триггера чтения, выходу узла элементов задержки и счетному входу счетчика памяти, вход сброса которого соединен с выходом второго элемента задержки, первый и второй входы и первьй и второй выходы второго дешифра, Tcipa подключены соответственно к единичному выходу триггера записи, выходу счетчика памяти, входу-выходу контроля блока оперативной памяти, и входу второго элемента задержки, счетный вход, вход сброса, информационньш выход и выход переноса счетчика адреса соединены соответственно с вторым выходом второго дешифра

79

1121

тора, выходом третьего элемента И, адресным входом блока оперативной памяти и входом третьего дешифратора, выход которого подключен к первому входу второго элемента И, второй и третий входы которого соединены соответственно с выходом узла элементов задержки и нулевым выходом триггера слова, а второй, третий, четвертый, пятьй и шестой входы триггера чтения подключены соответственно к выходу второго элемента задержки, нулевому выходу триггера слова, выходу узла элементов задержки, единичному выходу триггера передачи данных и выходу третьего дешифратора, блок измерения работы диска содержит пять элементов И, два элемента ИЛИ-НЕ, четыре триггера, три узла элементов И, регистр байта состояния, три дешифратора, узел элементов ИЛИ-И, два элемента задержки, регистр адреса, регистр кода операции, регистр операции, два счетчика, элемент ИЛИ, узел сравнения и регистр уставки, при этом nepBbtft и второй входы первого элемента И соединены соответственно с управляющим входом и первой группой информационных входов блока, выход первого элемента И подключен к первым входам первого и второго триггеров, второй вход первого триггера соединен с второй группой информационных входов блока, третий вход первого триггера, второй вход второго триггера, первый вход третьего триггера и вход первого элемента Ш1ИНЕ подключены к третьей группе информационных входов блока, входы первого элемента задержки и второго элемента ИЖ-НЕ соединены с четвертой группой информационных входов блока, третий вход вто-рого триггера подключен к выходу первого элемента задержки, четвертые входы первого и второго триггеров и второй вход третьего триггера соединены с выходом первого элемента ИЛИ-НЕ, пятый ход первого триггера подключен к выходу второго элемента ИПИ-НЕ, первый, второй, третий, четвертый, пятый входы и первый, второй и третий выходы первого узла элементов И соединены соответственно с пятой группой информационных входов блока, прямым и инверсньм выходами первого триггера, прямым и инверсным выходами второго триггера, третьим входом третьего триггера.

синхровходом регистра адреса и первым входом второго элемента И, второ вход и выход которого подключены сооветственно к шестой группе информационных входов блока и синхровходу .регистра кода операции, информационный вход и выход регистра кода операции соединены соответственно с седьмой группой информационных входов блока и информационным входом регистра операции, первь1Й и второй синхровходы которого подключены соответственно к выходу второго узла элементов И и выходу второго элемента задержки, информационный вход и выход регистра вдреса соединены соответственно с восьмой группой информационных входов блока и с первым информационным выходом блока, первьш и второй входы и выход узла сравнения подключены соответственно к выходам регистра уставки и регистра адреса и четвертому входу третьего.триггера пятый вход которого соединен с выходом второго элемента задержки, информационньй вход, синхровход и выход регистра байта состояния подключены соответственно к восьмой и девятой группам информационных входов блока и входу первого дешифратора, первый, второй и третий входы второго узла элементов И соединены соответственно с девятой группой информационных входов блока, выходом третьего триггера и выходом первого дешифратора, первый, второй И третий входы и выход узла элементов ИЛИ-И подключены соответственно к седьмой, восьмой и десятой группам информационных входов блока и первому входу третьего

элемента И, второй вход которого соединен с выходом второго дешифратора, первый и второй входы и выход первого счетчика подключены соответственно к первому выходу первого узла элементов И, выходу Третьего элемента И и входу третьего дешифратора, информационньй вход, первый, второй и третий управляющие входы и выход второго счетчика соединены соответственно с седьмой группой информационных входов блока, выходом четвертого элемента И, выходом элемента ИЛИ, вькодом третьего дешифратора и вторым информационным выходом блока, первый и второй входы четвертого триггера подключены соответственно к выходу второго узла элементов И и выходу второго элемента задержки, первый и второй входы и выход пятого элемента И соединены соответственно с выходом третьего триггера, выходом четвертого триггера и входом второго элемента задержки, выход регистра операции подключен к первому информационному выходу блока и входу второго дешифратора, первый и второй входы и выход третьего узла элементов И соединены соответственно с выходом второго дешифратора, выходом второго узла элементов И и выходом управления синхронизацией блока, первьй и второй бходы элемента ИЛИ подключены соответственно к выходам третьего узла элементов. И и второго элемента задержки, а первый, второй и третий входы четвертого элемента И соединены соответственно с выходами. третьего триггера, узла элементов ИЛИИ второго дешифратора.

УСТРОЙСТВО ДЛЯ СБОРА ДАННЫХ О РАБОТЕ ЭВМ, содержащее узел зондов, блок дифференциальных приемников, узел формирования стробов, первьй шифратор, таймер, регистр режима, регистр ввода-вывода, мультиплексор, узел синхронизации, блок оперативной памяти и блок согласования форматов, информационный вход, управляющий вход-выход и информационный вход-выход которого соединены соответственно с информационным выходом блока оперативной п&мяти, управлякщим и информационньм входами-выходами устройства, вход и выход узла зондов подключены соответственно к первому информационному входу устройства и информационному входу блока дифференциальных приемников, первый и второй информационные выходы i oToporo соединены соответственно с входом узла формирования ctpoбов и пурвьм информационным входом регистра режима, выход узла формирования стробов подключен к входу первого шифратора, первым синхровходам регистров режима и ввода-вьгоода и входу управления режимом узла синхронизации, второй и третий синхровходы, второй информационный вход и выход регистра режима соединены соответственно с выходом первого шифратора, первым выходом узла синхронизации, информационным выходом таймера и первым информационным входом мультиплексора, информационный вход, второй синхровход и выход регистра ввода-вывода подключены соответственно к втором информационному выходу блока дифференциальных приемников, второму выходу узла синхронизации и второму информационному входу мультиплексора, входы упс равления запросами и управления синхронизацией таймера узла синхронизации (Л соединены соответственно с выходом признака блока оперативной памяти и выходом старшего разряда таймера, la выход мультиплексора подключен к информационному входу блока оперативной памяти, отличающееся тем, что, с целью расширения функциональных возможностей путем регистрации типа выполняемой команды, объе | ма массива обмена и среднего времени доступа к диску, оно содержит регист:о ры старших и младших разрядов таймера, регистры адреса и кода операции диска, счетчики запросов процессора и диска, второй и третий шифраторы, блок измерения работы диска и блок управления, включающий триггер измерения, триггер пуска, триггер сбоя, два элемента ИЛИ, четыре элемента И, два элемента задержки, узел элементов задержки, три дешифратора, триггер запроса байта, генератор импульсов, счетчик режима,триггер сбора

Изобретение относится к вычислительной технике и может быть использовано для сбора данных, характеризующих процесс функционирования электронной вычислительной машины (ЭВМ), 5 с последующим применением этих дан- . ных для оптимизации ЭВМ и систем на этапе системного анализа.

Известны устройства для сбора данных о работе ЭВМ, содержащие блок Ю

коммутации, вход которого через последовательно соединенные коммутатор контролируемых точек, блок согласования и блок усиления подключен к входу устройства, а также блок управления и блок логических пребразований, соединенные связями с блоком коммутации, выход которого соединен с входом блока счетчиков, выход которого через буферный регистр подключен к 31 входу блока регистрации, управляющие входы блоков счетчиков, регистрации и буферного регистра соединены с соответствующими входами блока управления l .: Однако количество одновременно регистрируемых сигналов в исследуемой ЭВМ ограничено числом имеющихся зондов и счетчиков. Как правило, устрой ства (аппаратные мониторы) этого типа имеют двадцать счетчиков, при этом каждый счетчик может использоваться либо для измерения длительностей состояний (временных интервалов), либо для подсчета числа событий (изменений состояний). Для регистрации логических переменных (например, кода причины прерывания, адреса команды и т.д.) используется дешифратор, как правило, на четыре входа и шестнадцать выходоБ при этом число появлений каждой из шестнадцати логических переменных под считьшается в своем счетчике. Очевидно, что такой разрядности для логичес ких переменных недостаточно. Таким образом, необходш-пл устройства, позволяющие измерять не только среднее значение параметров, но и строить гистограммы для полумарковских и имитационных моделей вычислительных систем и эффективно регистрировать логические .переменные большойразрядности, а также устройства, в ко тторых устранена линейная зависимость числа регистрируемых сигиал.ов от состава оборудования. . Устройства 2 и Jj , упои летя оряющие перечисленным требованиям, ис пользуют принцип непрерывной Епеь енной шкалы, относительно которой фиксируются значения логических переменных, так называем1)е трассовые аппаратные мониторы. Наиболее близким к предлагаемому является устройство для сбора данных о работе ЭВМ, содержащее узел зондов узел дифференциальных приемников, первый, второй и третий регистры процессора, регистр стробов, элемент ИЛИ таймер, генератор, шифратор, узел приоритета и выборки, блок оперативной памяти и мини-ЭВМ, причем узел дифференциальных приемников через узел зондов последовательно соединен с центральным процессором измеряемой ЭВМ, информационный выход узла дифференциальных пр.иемников соответственно подключен к информационным вхо794 . дам первого, второго, третьего регистров процессора и регистра стробов, управляющий вход которого связан с управляющим выходом узла дифференциальных приемников, первыми упра.вляющими входами первого, второго, тре. тьего регистров процессора и элемента ИЛИ, второй управл 1ющий вход которого соединен с регистром стробов, третий управляющий вход элемента ИЛИ связан с первым управляющим входом узла приоритета и выборки и через таймер с генератором, выход элемента ИЛИ подключен к второмууправляющему входу узла приоритета и выборки. Первый управляющий выход которого соединен с таймером, вторыми управляющими входами первого, второго, третьего регистров процессора, первьш, второй, третий и четвертьй информационные входы узла приоритета и выборки соответственно связаны с информационными выходами таймера, а также первого, второго и третьего регистров процессора, а второй управляющий выход узла приоритета и выборки через шифратор соединен с первым информационным входом блока оперативной памяти, второй информационный вход которого связан с информационным выходом узла приоритета и выборки, блок оперативной памяти соединен двусторонними информационно-командными связями с мини-ЭВМ . Недостатком известного устройства являются ограниченные функционпльные возможности. Регистрация работы процессора на уровне его состояний (Супервизорзадача, Ожидание-счет, Стоп-работа), а также фиксирование ключа программы, адресов канала и устройства по команде Начать ввод-вывод, адресов канала и устройства при появлении прерывания от ввода-вывода позволяет получить трассы работы процессора и внешних устройств, в реsyiibTaTe обработки которых вХЬдные данные для аналитических и имитационных моделей вычислительных систем. В прототипе активность внешних устройств рассматривается на уровне Занято-свободно без распознавания типа выполняемой команды и объема обмена. Регистрация на уровне Занято-свободно достаточна для устройств с известными старт-стопными характеристиками, например устройства печати. Однако в современных вычис лительных системах основным запоминающим устройством для хранения наборов данных является магнитный диск, эффективность работы которого влияет на работу системы в целом, при этом необходимо учитывать типы выполняемых команд, объемы обмена, частоты обращений к цилиндрам с конкретными адресами, среднее время доступа и т.п. Цель изобретения - расширение функ циональных возможностей устройства путем регистрации типа выполняемой команды, объема массива обмена и сред него времени доступа к диску. Поставленная цель достигается тем . что в устройство содержащее узел зон дов, блок дифференциальньк приемнико узел формирования стробов,первый шиф ратор, таймер, регистр режима, регист ввода-вывода, мультиплексор, узел синхронизации,блок оперативной памяти и блок согласования форматов, информационный вход, управляющий входвыход и информационный вход-выход ко торого соединены соответственно с информационным выходом блока оперативной памяти, управляющим и информа ционным входами г выходами устройства вход и выход узла зонДов подключены соответственно к первому информацион ному входу устройства и информационному входу блока дифференциальных приемников, первьй и второй информационные выходы которого соединены соответственно с входом узла формиро вания стробов и первым информационньм входом регистра режима, выход уз ла формирования стробов подключен к входу первого шифратора, первым синх ровходам регистров режима и вводавьшода и входу управления режимом уз ла синхронизации, второй и третий синхровхода, второй информационный вход-и выход регистра режима соедине ны соответственно с выходом первого шифратора, первым выходом узла синхронизации, информационным выходом Таймера и первым информационным входом мультиплексора, информационньй вход, второй синхровход и выход регистра ввода-вывода подключены соответственно к второму информационному выходу блока дифференциальных при емников, второму выходу узла синхронизации и второму информационному входу мультиплексора, входы управления запросами и управления синхронизацией таймера узла синхронизации соединены соответственно с выходом признака блока оперативной памяти и выходом ставшего разряда таймера, а выход мультиплексора подключен к информационному входу блока оперативной памяти, введены регистры старших и младших разрядов таймера, рет гистры адреса и кода операции диска, счетчики запросов процессора и диска, второй и третий шифраторы, блок измерения работы диска и блок управления, причем выходы счетчиков запросов процессора и диска соединены с первым информационным входом регистра старших разрядов таймера, вход и выход второго шифратора подключены соответственно к выходу старшего разряда таймера и первому синхров оду регистра старших разрядов таймера, второй синхровход, второй информационньй вход и выход которого соединены соответственно с третьим выходом узла синхронизации, информационным выходом таймера и третьим информационным входом мультиплексора, синхровход, информационньй вход и выход регистра младших разрядов таймера подключены соответственно к четвертому выходу узла синхронизации, информационному выходу таймера и четвертому информационному входу мультиплексора, информационньй вход и выход управления синхронизацией блока измерения работы диска соединены соответственно с вторым информационным входом устройства и входом управления синхронизацией регистров диска узла, синхронизации, вход и выход третьего шифратора подключены соответственно к выходу управления синхронизацией блока измерения работы диска и первому синхровходу регистра адреса диска, второй синхровход, первый и второй ин Ьормационные входы и выход которого соединены соответственно с пятым выходом узла синхронизации, информационным выходом таймера, первым информационным выходом блока измерения работы диска и пятым информационным входом мультиплексора, информационный вход, первый и второй синхровходы и выход регистра кода операции диска подключены соответственно к второму информационному выходу и выходу управления синхронизацией блока измерения работы диска, шестому выходу узла синхронизации и шестому

информационному входу мультиплексора, входы счетчиков запросов процессора и диска соединены соответственно с седьмым и восьмым выходами узла синхронизации, блок управления содержит триггер измерения, триггер пуска, триггер сбоя, два элемента ИЛИ четыре элемента И, два элемента задержки, узел элементов задержки, три дешифратора, триггер запроса байта, генератор импульсов, счетчик режима, триггер сбора данных, триггер ожидания, триггер разрешения, триггер передачи данных, элемент ИЛИ-И, триггер записи, счетчик памяти, счетчик адреса, триггер переполнения, триггер чтения и триггер слова, причем первый вход триггера измерения подключен к выходу управления измерением блока согласования форматов и к первым входам триггера сбоя, триггера чтения и триггера запроса байта второй вход которого соединен с выходом управления запросом блока согласования форматов и первым входом первого элемента ИЖ, вход сброса триггера слова подключен к выходу начальной установки блока согласования форматов, первый вход и единичный выход триггера разрешения соедин ны с управляющим входом-выходом блока дифференциальных приемников и управляющим входом блока измерения работы диска, установочный вход, вход сброса и вьпсод триггера пуска подключены соответственно к прямому и инверсному входам пуска устройства и входу генератора импульсов, выход которого соединен с входом узла элементов задержки, выход узла элементов задержки подключен к управляюп1ему входу таймера, входу-выходу пуска узла синхронизации, входу регистрации запроса блока согласования форматов и-первому входу первого, .рлемента И, второй и третий входа и выход которого соединены соответственно с нулевым выходом триггера ожи дания, единичным выходом триггера из мерения и счётным входом счетчика ре жима, выход счетчика режима подключе к входу первого дешифратора, первый второй, третий и четвертый выходы которого соединены соответственно с установочным входом и входом сброса триггера сбора данных, вторым и первым установочными входами триггера ожидания, вход сброса которого подкл

1чен к выходу второго элемента И, второй, третий и четвертый входы триг гера разрешения соединены соответственно с единичным вькодом триггера сбора данных, пятым выходом первого дешифратора и выходсм третьего элемента И, установочный вход, вход сброса и единичный выход триггера передачи данных подключены соответственно к шестому и седьмому выходам первого дешифратора и входу регистрации сбоя блока согласования форматов, первый и второй входы и выход второго элемента ИЛИ соединены соответственно с первым и шестым выходами перво-. го дешифратора и входом сброса триггера переполнения, единичный выход и установочный вход которого подключены соответственно к первым входам третьего и четвертого элементов И и выходу второго элемента И, второй и третий входы триггера измерения соединены соответственно с единичным выходом триггера пуска и седьмым выходом первого дешифратора, вход сброса, установочный вход и единичный выход трип. гера сбоя подключены соответственно к седьмому выходу первого дешифратора входу-выходу контроля блока оперативной памяти и входу регистрации сбоя блока согласования форматов, третий и четвертый входы и единичньп1 выход триггера запроса байта соединены соответственно с единичным выходом триггера слова, выходом первого элемента задержки и входом регистрации запроса блока согласования форматов, второй вход и выход первого элемента ИЛИ подключены соответственно к единичному выходу триггера слова и входу первого элемента задержки, вход сброса счетчика режима соединен с седьмым выходом первого дешифратора вторые входы третьего и четвертого элементов И подключены к выходу узла элементов задержки, третий вход и выход четвертого элемента И соединены соответственно с единичным выходом триггера передачи дан входом регистрации сбоя блока согласования форматов, установочный вход триггера слова подключен к входу-выходу контроля блока оперативной памяти, установочный вход, вход сброса и единичный выход триггера записи соединены соответственно с входомвыходом пуска узла синхронизации, выходом второго элемента задержки и первым входом элемента ИЛИ-И, второй и третий входы и выход которого подключены соответственно к единичному выходу триггера чтения, выходу узла элементов задержки и счетному входу счетчика памяти, вход сброса которого соединен с выходом второго эле;мента задержки, первый и второй входы и первьй .и второй выходы второго дешифратора подключены соответственно к единичному выходу триггера записи, выходу счетчика памяти, входу-выходу контроля блока оперативной памяти и входу второго элемента задержки, счетный вход, вход сброса, информационный выход и выход переноса счетчика адреса соединены соответ ственно с вторым выходом второго дешифратора, выходом третьего элемента И, адресным входом блока оператив ной памяти и входом третьего дешифратора, выход которого подключен к первому входу второго элемента И, второй и третий входы которого соединены соответственно с выходом узла элементов задержки и нулевым выходом триггера слова, а второй, третий, четвертый, пятьш и шестой входы триггера чтения подключены соответственно к выходу второго элемента задержки,, нулевому выходу триггера слова, выходу узла элементов задержки, единичному выходу триггера передачи данных и выходу третьего дешифратора, блок измерения работы диска содержит пять элементов И, два элемента ИЛИ-НЕ,четыре триггера, три узла элементов И, регистр байта состояния, три дешифратора, уЗел эле ментов ИЖ-И, два элемента задержки, регистр адреса, регистр кода операции, регистр операции, два счетчика, элемент ИЛИ, узел сравнения и регистр уставки, при этом первый и вто рой входы первого элемента И соединены соответственно с управляющим входом и первой группой информационных входов блока, выход первого элемента И подключен к первым входам первого и второго триггеров, второй вход первого триггера соединен с вто рой группой информационных входов блока, третий вход первого триггера второй вход второго триггера, первый вход третьего триггера и вход первого элемента ИЛИ-НЕ подключены к третьей группе информационных входов блока, входы первого элемента задерж ,ки и второго элемента ИЛИ-НЕ соединены с четвертой группой информационных входов блока, третий вход второго триггера подключен к выходу первого элемента задержки, четвертые входы первого и второго триггеров и второй вход третьего триггера соединены с выходом первого элемента ИЛИ-НЕ, lufтый вход первого триггера подключен к выходу второго элемента ИПИ-НЕ, первьй, второй, третий, четвертый, пятый входы и первый, второй и третий выходы первого узла элементов И соединены соответственно с пятой группой информационных входов блока, прямым и инверсньм выходами первого триггера, прямым и инверсным .выходами второго триггера, третьим входом третьего триггера, синхровходом регистра адреса и первым входом второго элемента И, второй вход и выход которого подключен соответственно к шестой группе информационных входов блока и синхровходу регистра кода операций, информадионньй вход и выход регистра кода операций соединены соответственно с седьмой группой информационных входов блока и информационным входом регистра операций, первьй и второй синхровходы которого подключены соответственно к выходу второго узла элементов И и выходу второго элемента задержки, информационный вход и выход регистра адреса соединены соответственно с восьмой группой информационных входов блока и первым информационным выходом блока, первый и второй входы и выход узла сравнения подключены соответственно к выходам регистра уставки и ре гистра адреса и четвертому входу третьего триггера, пятый вход которого соединен с выходом второго элемента задержки, информационньй вход, синхровход и выход регистра байта состояния подключены соответственно к восьмой и девятой группам информационных входов блока и входу первого дешифратора, первьй, второй и третий входы второго узла элементов И соединены соответственно .с девятой группой информационных входов блока, выходом третьего триггера и выходом первого дешифратора, первый, второй и третий входы и выход узла элементов ИЛИ-И подключены соответственно к седьмой, восьмой и десятой группам информаци- онных входов блока и первому входу П1 третьего .элемента И, второй вход которого соединен с выходом второго де шифратора, первый и второй входы и выход первого счетчика подключены соответственно к первому выходу первого узла элементов И, выходу третье го элемента И и входу третьего дешиф ратора, информационный вход, первый, второй и третий управляющие входы и выход второго счетчика соединены соответственно с седьмой группой инфор мационных входов блока, выходом четвертого элемента И, выходом элемента РШИ, выходом третьего дешифратора и вторым информационным выходом блока, первьй и второй входы четвертого триггера подключены соответственно к выходу второго узла элементов И и вы ходу второго элемента задержки, пер;вый и второй входы и выход пятого эле.мента И соединены соответственно с в ходом третьего триггера, выходом чет вертого триггера и входом второго эл мента задержки, выход регистра опера /ции подключен к первому информационному выходу блока и входу второго дешифратора, первый и второй входы и выход третьего узла элементов И соединены соответственно с выходом второго дешифратора, выходом второго узла элементов И и выходом управления синхронизацией блока, первый и второй входы элемента ИЛИ подключены соответственно к выходам третьего узла элементов И и второго элемента задержки, а первый, второй и третий входы четвертого элемента И соединены соответственно с выходами третьего триггера узла элемектов ИЛИИ и второго дешифратора. На фиг. 1 показана блок-схема устройства для сбора данных о работе ЭВМ} на фиг. 2 - схема узла формирования стробов; на фиг. 3 - схема блока согласования форматов; на фиг. 4схема узла управления блоком согласования форматов; на фиг. 5 - схема мультиплексора; на фиг. 6 - схема блока измерения работы диска, на фиг. 7 и 8 - схема узла синхронизации, на фиг. 9 - схема блока оперативной памятиi на фиг. 10 - схема уз.ла местного управления; на фиг. 11 схема узла контроля; на фиг. 12 схема второго дешифратора блока one-. ративной памяти; на фиг. 13 - схема блока управления устройством; на фиг. 14 - схема первого узла элемен7912тов и блока измерения работы диска; на фиг. 15 - схема второго дешифратора блока управления устройством. Устройство для сбора данных о работе ЭВМ содержит (фиг. 1) узел t зондов, блок 2 дифференциальных приемников, узел 3 формирования стробов, таймер 4, первый 5, второй 6 и третий 7 .шифраторы регистры 8 и 9 режима и ввода-вывода, регистры 10 и 11 старших и младших разрядов таймера, регистры 12 и 13 адреса и кода операции диска, счетчики 14 и 15 запросов процессора и диска, блок 16 согласования форматов, му.ттьтиплексор 17, блок 18 измерения работы диска, узел 19 синхронизации, блок 20 оперативной памяти и блок 21 управления устройством. Устройство подключается к измеряемой ЭВМ следующим образом: к центральному процессору 22 - через узел 1 зондов, а к селекторному каналу 23 через блок 16 согласования форматов. Блок 2 дифференциальных приемников через узел 1 зондов подключен к центральному процессору 2.2 измеряемой ЭВМ. Первьй информационны выход блока 2 через узел 3 формирования стробов связан соответственно с входом управления режимом узла синхронизации, а также с первыми синхровходами регистров 8 и 9 режима и ввода-вывода и через первьй шифратор 5 с вторым синхровходом регистра 8 режима, третий синхровход которого соединен с первым выходом узла 19 синхронизации, второй выход которого соединен с вторым синхровходом регистра 9 ввода-вывода, информационньй вход которого связан с вторым информационным выходом блока 2 дифференциальных приемников 8 и первым информационным входом регистра 8 режима. Выходы регистров 8 и 9 соответственно подключены к первому и второму информационным входам мультиплексора 17, выход которого связан с информационным входом блока 20 оперативной памяти, выход признака которого соединен с входом управления запросами узла 19 синхронизации, вход управления синхронизацией регистров таймера которого связан с выходом,старшего разряда таймера 4, управляющий вход которого подключен к выходу управления таймером блока 21 управления устройством, которьп соединен соответственно с входом-выхо

дом пуска узла 19 синхронизации и управляющим входом-выходом блока 2. Выход разрешения приема блока 21 подключен к управляющему входу блока 18 измерения работы диска. Выходы 24, 25 и 26 управления измерением, управления запросом и начальной установки блока 16 согласования форматов связаны соответственно с входами измерения, запроса, установки блока 21, выходы запроса и сбоя которого подключены соответственно к входам 27 и 28 регистрации запроса и сбоя блока 16 согласования форматов. Вход-выход контроля блока 20 оперативной памяти связан с блоком 21 управления устройством, адресный выход которого подключен к адресному входу блока 20 оперативной памяти, информационный выход которого связан с информационным входом блока 16, информационньй и управляющий входы-выходы которого подключены к селекторному каналу 23 измеряемой ЭВМ. Первьш синхровход регистра 10 старших разрядов таймера через второй шифратор 6 связан с выходом старшего разряда таймера 4, а второй синхровход соединен с третьим выходом узла 19 синхронизации. Четвертый, пятый и шестой выходы узла 19 синхронизации соответственно соединень с синхровходом регистра младвдих разрядов таймера и вторыми синхровходами регистров 12 и 13.Седьмой и восьмой выходы узла 19 соответственно подключены к входам счетчиков 14 и 15 запросов процессора. Выходы обоих счетчиков связаны с первым , информационным входом регистра 10,

второй информационный вход которого

соединен с вторым информационным входом регистра 8 режима, информационным выходом таймера 4, информационным входом регистра 11 младших разрядов таймера и первым информационным входом регистра 12 адреса диска. Второй информационный вход регистра 12 адреса диска и информационньй вход регистра 13 кода операции диска подключены соответственно к первому и второму информационным ,выходам блока 1

измерения работы диска, информационный вход которого связан с селекторньм каналом 23. Выход 29 управления синхронизацией блока 18 соединен с входом управления синхронизацией регистра диска узла 19 синхронизации, первым синхровходом регистра 13 коДа

операции диска и через третий шифратор 7 с первым синхровходом регистра 12 адреса диска, выход которого, а также выходы регистров 10 и 11 старших и младших разрядов таймера и регистра 13 кода операции диска соответственно подключены к Tpetbeму, четвертому, пятому и шестому информационным входам мультиплексора 1 7 .

Узел 1 зондов предназначен для приема и передачи управляющих и информационных сигналов от процессора 22 к блоку 2 дифференциальных приемников и содержит ряд зондов, каждый из которых построен на основе усилителя с парафазным выходом, заклйченного в корпус, к которому подведены линии питания и земли от блока 2. Зонд имеет два вывода: сигнальный и земляной для подсоединения к различным контактам узлов центрального процессора 22. Ниже приведен сотав управляющих и информационных сигналов (на примере процессора ЭВМ ЕС-1035).

Управляющие сигналы:

-строб регистра ключа (С1);

-инверсия строба счетчика адреса команды (C2)J

-выход дешифратора .шины X локальной памяти (СЗ)I

-выход дешифратора шины У локальной памяти (С4);

-сигнал выполнения микрокоманды Память с функцией записи слова . (С5);

-бит прерывания от ввода-вывода из регистра прерывания (С6);

-код операции из регистра кода операции (C7)i

-строб второго байта регистра второго операнда блока расширенной локальной памяти (С8),

-строб третьего байта регистра второго операнда блока расширенной локальной памяти (С9).

Информационные сигналы: ключ защиты памяти из слова сотояния программы (С.10);

,- бит Супервизор - задача (С11

-бит Ожидание - счет (С12);

-бит Стоп - работа (C13)j

-бит режима работы Базовый расширенный (С14);

- адрес канала и адрес внешнего устройства из команды Начать вводвывод (С 1 5 ), - код {С16) причины прерывания от ввода-вьшода (адрес канала и адрес внешнего устройства). Блок 2 дифференциальных приемников предназначен для приема и усиления сигналов, принимаемьгх с витых пар зондов. Передача сигналов на выход блока 2 контролируется с помощью разрешающего сигнала (ЕТРАБ) из блока 21 управления устройством. В свою очередь, из узла дифференциальных приемников в блок 21 управления устройством поступает сигнал (ТРАВ) состояние .процессора Стоп - работа (С13). Узел 3 формирования стробов . (фиг. 2) содержит первый 30 и второй 31 элементы И и элемент 32 сравнения. На вход первого элемента И 30 поступают сигналы С1 и С2, при этом на выходе формируется сигнал СТ1, указьшающий :на смену слова состояния программы. На вход второго элемента И 31 поступают сигналы СЗ - С6, на выходе формируется сигнал СТ2, указывающий на наличие новой причины прерывания от ввода-вывода. На вход элемента 32 сравнения поступают сигналы С7-С9, а также код команды Начать ввод-вывод с тумблерного набора (не показан). При равенстве кода тумблерного набора с кодом G7 при условии С8 и С9 вырабатывается сигнал СТЗ, указывающий на то, что выполняется команда Начать ввод-вывод и при этом уже установлены адре са канала и внешнего устройства. Из узла 3 сигналы СТ1, СТ2, СТЗ поступают в шифратор 5 и узел 19 синхронизации; СТ1 - в регистр 8 режима; СТ2 и СТЗ .- в регистр 9 ввода-вывода, Таймер 4 предназначен для создания непрерьюной временной шкалы и представляет собой 36-разрядный дво ичный счетчик, вход которого подклю чен к блоку 21 управления устройством (добавление единицы по сигна.лу СИ1). Сигнал на выходе старшего разряда таймера 4 появляется при пе реполнении :восемнадцатого разряда. 18 младших разрядов таймера 4 подклю чены к второму информационному входу регистра 8 режима, информационному входу регистра 11 младших разрядов таймера и первому информационному входу регистра 12 адреса диска и свя 916 заны с вторым информационным входом регистра 10 старшюс разрядов таймера. Шифраторы 5-7 предназначены для кодирования управляющих сигналов, поступающих на их входы и имеют че-тырехразрядные выходы, связанные соответственно с разрядами 0-3 регистра 8 режима и регистра 12 адреса диска. Выход второго шифратора 6 - пятиразрядный и подключен к разрядамU-4 регистра 10 старших разрядов таймера. Первый шифратор 5 кодирует СТ1 в 0001, СТЗ в 0010 и СТ2 в 0011. ВторЬй шифратор 6 преобразует сигнал переполнения таймера 4 в код 01001. На вход третьего шифратора 7 с выхода управления синхронизацией блока 18 измерения работы диска поступают сигналы начала и конца команд установки (КУц, КУц), поиска (КП„, КП ,), обмена (KOj,, КОц). Шифрация выполняется следующим образом: КУ|:, - 1001; кУк - 1010; кпц - от; KTij. - looaf KOh - 0101 , К0( - 01 10. Регистр 8 режима предназначен для хранения первого слова процессора и представляет собой 30-разрядный регистр с цепями занесения, вьщачи и сброса информации. На первый информационньй вход регистра 8 режима из блока 2 дифференциальных приемников поступают сигналы С10 (5-8), С11 (9), С12 (10) и С14 (11) (в кругль1х с1собках указаны разряды регистра 8 режима) . Прием этих сигналов стробируется сигналом СТ1, по которому в регистре 8 режима формируется слово процессора (Сл.ЦП),. имеющее следующий формат:БитЗначение 0-3Код слова (0001) 4Признак слова (0) 5-8СЮ 9СП 10С12 11С14 12-29Время по таймеру На второй информационный вход регистра 8 режима (биты 12-29) поступают 18 1ладших разрядов таймера 4 по сигналу с первого выхода узла 19 синхронизации. Регистр 9 ввода-вывода предназначен для хранения второго слова процессора и представляет собой 16-разрядный регистр с узлами сброса, заJ711несения и вьщачи информации. В разряда 0-15 регистра 9 ввода-вьтода по тупают с выхода блока 2 дифференциальных приемников сигналы С15 при наличии на первом синхровходе сигнала СТЗ или сигналы С16 при наличии Сл. НВВ: Регистр 8 Регистр 9 Сигналы СТ2 и СТЗ, поступающие на вход управления режимом узда 19 синхронизации в виде признака двоиного слова, после обработки, переда ются с первого выхода узла 19 на установку четвертого бита регистра режима, Формат Сл. ПВЫ отличается от формата Сл. НВВ тем, что код слова равен 0011, а в разряды (0-15) регистра 9 ввода-вывода поступают адрес канала и адрес внешнего устройства из кода причины прерывания от ввода-вывода. Регистр 10 старших разрядов таймера предназначен для хранения первого слова таймера и представляет собой 31-разрядный регистр с цепями сброса, занесения и вьщачи информаРегистр 10 Регистр 11 1 0 на первом синхровходе регистра 9 сигнала СТ2. По сигналам СТ2 и СТЗ загружаются оба регистра 8 и 9, при этом формируются соответственно слова Сл.ПВЫ и Сл. НВВ. Значение Код слова (0010) Признак двойного слова (1) Нули Время по таймеру Адрес канала иадрес внешнего устройства в команде Начать ввод-вьгоод ции, причем биты 0-4 его связаны с выходом второго .шифратора 6, биты 5-8 и9-12 соответственно с выходами счет- , чиков 14 и 15 запросов процессора и диска, а 18 старших разрядов таймера 4 подключены к разрядам 13-30 регистра 10 старших разрядов таймера. Регистр 11 младших разрядов таймера служит для хранения второго слова таймера и представляет собой 18-разрядньй регистр с цепями сброса, занесения и вьщачи информации, на информационный вход которого поступают 18 младших разрядов таймера 4. При переполнении восемнадцатого разряда таймера 4 его содержимое полностью копируется в регистры 11 и 10 младших и старших разрядов таймера, при зтом формируется слово таймера (Сл. ТМ). . Значение Код слова (01001) Число потерянных (необслуженных) запросов процессора между двумя переполнениями .таймера Число потерянных запросов диска Старшие разряды таймера Младшие разряды таймера Регистр 12 адреса диска предназначен для хранения первого слова диска и представляет собой 31-разрядньй регистр с узлами сброса, занесения и выдачи информации. Биты 0-3 регистра 12 адреса диска связаны с выходом третьего шифратора 7, восемнадцатьмладших разрядов таймера 4 подключены к первому информационному входу регистра 12 адреса диска (биты 1330), а на второй информационный вход Iэтого регистра (биты 5-12) с выхода блока 18 измерения работы диск поступает адрес диска или код операции. Регистр 13 кода операции диска необходим для хранения второго слоСлово начала об

Бит Значение

Регистр 12

0-3 Код слова (0101)

4 Признак слова (0)

5-12 Адрес диска

13-30 Время по таймеру

конца обменной команды (Сл.КОК): Бит Значение

Регистр 12

0-3 4

5-12

13-30

0-15

начала команды поиска (Сл.НКП):

БитЗначение

0-3Код слова (0111)

4Признак слова (0)

5-12. Адрес диска

13-30Бремя по таймеру

ве концакоманды поиска (Сл.ККП):

БитЗначение

. t

Код слова (0110)

Признак двойного слова (1)

Код операции Время по таймеру Объем обмена ва диска и представляет собой 24разрядный регистр с цепями сброса, занесения и вьодачи информации. Инфор-мационный вход регистра 13 кода операции диска подключен к разрядам 0-23, при этом на входы 0-15 с выхода блока 18 измерения работы диска поступают данные об объеме обмена, а на входы 0-23 - адреса цилиндра и головки. По управляющим сигналам, поступающим на второй синхровход регистра 13 кода операции диска из узла 19 синхронизации, в регистрах 12 и 13 формируются слова и двойные слова следующих форматов. ой команды (Сл.НОК):

Регистр 12 0-3Код слова (1000)

4Признак слова (0)

5-12Код операции

13-30Время по таймеру

Слово началакоманды установки (Сл.НКУ):

БитЗначение

Регистр 12 0-3Код слова (1001)

4 Признак двойного 5-12 Адрес диска

13-30 Время по таймеру

Регистр 13 0-15 Адре:с цилиндра 16-23 Адрес головки

Слово конца команды установки (Сл.ККУ):

БитЗначение

Регистр 12 0-3Код слова (1010)

4Признак слова (0)

5-12 Код операции

13-30Время по таймеру

, . ,35

Счетчийи 14 и 15 заг|росов процес-байта состояния, второй мультиплексора и диска - четырехразрядные исор 46, второй дешифратор 47, счетпредназначены для подсчета соответст-чик 48 байт и регистр 49 слова. венно числа потерянных запросов от

процессора и диска.Первьй узел 33 усилителей-передатБлок 16 согласования форматовчиков необходим для усиления и пере(фиг. 3) служит для приема 36-разряд«-дачи в селекторный канал 23 сигналов

ного числа из блока 20 оперативнойуправления абонента (внешнего устройпамяти, побайтной его распаковки иства): запрос абонента на обслуживаперёдачи с помощьи схем интерфейсание (ТРБ-А), работа абонента (РАБ-А),

вводаг-вьгоода ЕС ЭВМ в селекторныйадрес абонента (АДР-А), управление

канал 23, а также приема информацииот абонента (УПР-А), информация абоиз селекторного канала 23 под управ-нента (ИНФ-А). лением блока 21. В состав блока 16

входят первый узел 33 усилителей-пе- Узел 34 управления блоком согласоредатчиков, узел 34 управления блоком-вания форматов (фиг. 4) предназначен согласования форматов, первый 35для управления .обменом между селектори второй 36 узлы усилителей-приемни-ньм каналом 23 и блоком 20 оперативков, узел 37 контроля, регистр 38ной памяти и содержит первый элекоманд, первый дешифратор 39,узел 40мент ИЛИ 50, первый 51 и второй 52 сравнения, первый мультиплексор 41, элементы И (кружками на фиг. 4 обозрегистр 42.собственного адреса,начены инверсные входы и выходы элеузел 43 свертки, второй узел 44 уси-ментов), триггеры 53 и 54 управления лителей-передатчиков, регистр 45абонента и окончания начальной выборслова (1) ки, третий 55, четвертый 56 и пятый 57 элементы И, триггер 58 информации абонента, первый 59, второй 60 и третий 61 элементы задержки шестой 62 и седьмой 63 элементы И, триггер 64 выполнения команды, восьмой 65 и девятый 66 элементы И, триг гер 67 байта данных, десятый элемент И 68, триггер 69 начальной, выбо ки, одиннадцатый 70 и двенадцатый 71 элементы И, второй элемент ИЛИ 72, триггер 73 продолжения, тринадцатый 74, четырнадцатьш 75, пятнадцатый 76j шестнадцатый 77 и семнадцатый 78.элементы И, третий элемент ИЛИ 79, восемнадцатьй элемент И 80, триггер 81 работы абонента, девятнадцатьй элемент И 82, четвертый элемент ИЛИ 83, четвертый эле мент 84 задержки, двадцатый 85, два. дцать первый 86 и двадцать второй 87 элементы И и пятый элемент ИЛИ 88. Первый выход первого узла 35 усилителей-приемников связан с вторым элементом 60 задержки, а также с третьим 55, пятьм 57, седьмым 63, восьмым 65 и девятым 66 элементами И, второй вход - с десятым 68, шестнадцатым 77, семнадцатым 78 и восемнадцатым 80 элементами И, третий выход - с первым элементом 59 задержки и двенадцатым элементом И 71 и четвертьй выход - с пятнадцатым 76 .и девятнадцатым 82 элементами И. Пер вый выход первого дешифратора 39 свя зан с третьим элементом И 55, а также с входом 24.3 блока 21 управления устройством, а второй выход с четвертью элементом И 56. Первьй выход регистра 45 байта состояния связа . с первым элементом ИЛИ 50, десятым 68, шестнадцатым 77 и семнадцлт{ 1м 78 эле ментами И, второй вькод - с первым элементом ИЛИ 50 и седьмым элементом И 63, первый вход - с инверсным выходом триггера 81,работы абонента, второй вход - с выходом четвертого элемента И 56 и третий вход - с выходом второго элемента 60 задержки. Первый узел 35 усилителей-приемНИКОВ (фиг. 3) предн.азначен для усиления и приема из селекторного канала 23 сигналов управления канала: выборка устройства (ВБР-К), ЛДР-К, УПР-К, ИНФ-К. Перечисленные сигналы абонента и канала соответственно пос тупают в узел 34 управления блоком согласования форматов. Второй узел 36 усилителей-приемников содержит девять усилителей (байт и контрольньтй разряд) и предназначен для приема и усиления информации от селекторного канала 23 адреса абонента или кода команды. Эти сигналы с выхода второго узла 36 усилителей-приемников соответственно поступают в узел 40 сравнения или регистр . 38 команд, а также в узел 37 контроля, где выполняется свертка поступающего байта и сравнение полученного результата с контрольным разрядом. Первый дешифратор 39 предназначен, для распознавания команд, выполняемых устройством для сбора данных о работе ЭВМ (Пуск, Читать). Узел 40 сравнения используют для сравнения собственного адреса устройства, поступающего из регистра 42 собственного адреса, выполненного на тумблерах с адресом, поступающим с выхода второго узла 36 усилителейприемников. Выход узла 40 сравнения связан с узлом 34 управления блоком согласования форматов. Узел 43 свертки содержит элементы сложения по модулю два и предназначен для выработки контрольного разряда байта, поступающего с выхода первого мультиплексора 41 и передаваемого в селекторный канал 23 через второй узел 44 усилителей-передатчиков. Регистр 45 байта состояния представляет собой восьмиразрядный регистр и предназначен для хранения байта состояния, биты которого устанавливаются по сигналам из узла 34 управления блоком согласования форматов и блока 21 управления устройством. Выход регистра 45 байта состояния связан с узлом 34 управления блок.ом согласования форматов и первым мультиплексором 41. . Второй мультиплексор 46 служит для передачи в первый мультиплексор 41 одного из четырех байтов с контрольным разрядом из регистра 49 слова в зависимости от состояния второго дешифратора 47, управляемого счетчиком 48 байт. Мультиплексор 17.(фиг. 5) предназначен для передачи одного из информационных входов на 36-разрядный информационньй вход блока 20 оперативной памяти, при этом до передачи

251

на выход мультиплексора 17 входная информация побайтно сворачивается и для каждого байта формируется контрольный разряд.

В состав мультиплексора 17 входят узел 89 элементов ИЖ, первый 90, второй 91, третий 92 и четвертый 93 элементы сложения по модулю два.

Узел 89 элементов ИЛИ предназначен для передачи содержимого одного

|ИЗ шести регистров (8-13) на первый информационный вход блока 20 оперативной, памяти, а также для выдачи первого, второго, третьего, четвертого байтов информации передаваемого слова соответственно на первый 90, второй 91, третий 92 и червертый 93

элементы сложения по модулю два. Узел 89 элементов ИЛИ,содержит 32 шестивходовых элемента ИЛИ, причем на входы первого элемента ИЛИ узла 89 элементов ЩИ поступают соответственно первые разряды регистров 8 и 9 режима и ввода-вывода, регистров 11 и 10 младших и старших разрядов; / таймера, регистров 12 и 13 адреса диска и кода операции диска, а на входы второго элемента ИЛИ поступают вторые разряды указанных регистров и т.д.

Элементы 90-93 сложения по модулю два предназначены для формирования соответственно первого, второго, третьего и четвертого контрольных разрядов байтов и передачи их на информационньй вход блока 20 оперативной памяти..

Блок 18 измерения работы дисков (фиг. 6) предназначен для интерпретации сигналов интерфейса ввода-вывода с целью опознания адресуемого устройства, типа команды и формирования конкретных структур данньгх, помещаемых совместно с временем таймера 4 -в виде слов диска в регистры 12 и 13 адреса диска и кода операции диска. Блок содержит первый элемент И 94, первьй 95 и второй 96 триггеры, входы 97 и 98, первый элемент ИЛИНЕ 99, третий триггер 100, второй элемент ИЛИ-НЕ 101, первый элемент 10 задержки, первый узел 103 элементов И, регистр 104 адреса, второй элемент И 105, регистр 106 кода операции, узел 107 элементов И1Ш-И, второй счетчик 108, регистр 109 байта состояния, второй узел ПО элементов И, первьй дешифратор 111, тре

679

26

тий 112 и четвертый 113 элементы И, второй дешифратор 114, первый счетчик 115, третий дешифратор 116, элемент ИЛИ 117, третий узел 118 элементов И, регистр 119 операции, четвертьй триггер 120,. Пятый элемент И 121, второй элемент 122 задержки, узел 123 сравнения и регистр 124 уставки.

Лервьй триггер 95 представляет собой триггер с элементом И на входе и предназначен для опознания последовательности сигналов выборки, вводимой внешним устройством, при этом четвертый вход, связанньй с выходом первого элемента ИЛИ-НЕ 99 - вход сброса, первьй вход, связанньй с ВЫХОДОМ первого элемента И 94, второй вход, связанньй с второй группой информационных входов блока, третий вход связанньй с третьей группой информационных входов блока, и пятьй вход, связанньй с выходом второго элемента ИЛИ-НЕ lOt, - входы элемента И, выход которого осуществляет установку триггера.

Второй триггер 96 представляет собой триггер с элементом И на входе и предназначен для опознания последовательности сигналов начальной выборки, при этом четвертый вход, связанньй с выходом первого элемента ИПИНЕ 99, - вход сброса, первьй вход, связанньй с выходом первого элемента И 94, второй вход, связанный с третьей группой информационных входов блока, и третий вход, связанньй с выходом первого элемента 102 задержки, - входы элемента И, выход которого осуществляет установку

триггера, fТретий триггер 100 представляет собой триггер с элементами И и ИЛИ на входе и предназначен для разрешения работы результирующих каскадов регистрирующего оборудования блока, при этом второй вход, связанный с выходом первого элемента ИЛИ-НЕ 99 и пятьй вход, связанньй с выходом второго элемента 122 задержки, входы элемента И, -выход которого осуществляет сброс триггера, первьй вход, связанньй с третьей группой информационных .входов блока, третий вход, связанньй с первым выходом первого узла 103 элементов И, и четвертый вход, связанньй с выходом узла 123 сравнения, - входы элемента ИЛИ, вь ход которого осуществляет установку триггера. Второй счетчик 108 представляет собой 24-разрядный двоичный счетчик с цепями счета и предварительной записи информации и предназначен дл подсчёта переданных байт данных в к мандах обмена и запоминания адреса цилиндра и головки и в командах установки, при этом второй вход, связанный с выходом элемента ИЛИ 117, вход сброса, первый вход, связанньй с выходом четвертого элемента И 113 счетньй вход, информационный вход, связанный с седьмой группой информационных входов блока, - вход установ ки адресной информации, третий вход связанный.с ВЫХОДОМ третьего дешифратора 116, - вход занесения в счетчик адресной информации. Регистр 109 байта состояния предназначен для хранения байта состояния диска, для которого регистрируется трасса команд. Первый дешифратор 111 предназначе для выделения в байте состояния следующих признаков: нулевой байт состояния (НБС), канал кончил (КК), внешнее устройство кончило (ВУК). Второй узел 110 элементов И содержит элемент задержки и три элемента И для выработки соответственно сигналов НБС, КК и ВУК при установленном третьем триггере 100 под упра лением задержанного сигнала УПР-А, поступающего на первьй вход второго узла 110 элементов И. Второй дешифратор 114 предназначен для выделения трех типов команд установки, поиска и обмена. Сигнал команды обмена поступает на третий входчетвертогоэлемента: И 113, а сигнал команды установки - на второй вход третьего элемента И 112. Первьй счетчик 115 предназначен для подсчета числа байт данных адрес ной информации в команде установки, при этом первый вход, связанный с первым выходом первого узла 103 элемейта И, - вход сброса, а второй вход, связанньй с выходом третьего элемента И 112, - счетный вход. . Третий дешифратор 116 предназначен для вьщеления из щести байт адресной информации, передаваемой в командах установки, трех байт, соответствующих адресу цилиндра и головки. Третий узел 118 элементов И содержит шесть элементов И и предназна чен для выработки сигналов начала и : конца команд установки (КУ иКЗ{|.),поиска (КП„, КПц) и обмена (КОн, КОц) под управлением сигналов НБС, КК, ВУК, поступающих на второй вход третьего узла элементов И 118 с выхода второго узла 110 элементов И. Сигнал с выхода третьего узла 118 элементов И поступает на первый вход элемента ИЛИ 117. Регистр-119 операции представляет собой восьмивходовый регистр и.. предназначен для хранения команды, выполняемой измеряемым диском, при этом второй вход, связанный с выходом второго элемента 122 задержки,вход сброса, информационньй вход, соединенный с информа1и оиным выходом регистра 106 кода оп« рации, вход установки информацииi первый вход, соединенный с выходом второго узла 110 элементов И, - вход занесения.: . Четвертьй триггер t20 предназначен для выработки сигнала.сброса регистрирующего оборудования блока, при этом первьй вход данного триггера, связанньй с выходам второго узла 110 элементов И, является входом установки, а второй вход, связанньй с выходом второго элемента 122 задержки, - входом сброса ; Узел 123 сравнения представляет собой набор элементов еложенйя п6-модулю Два с элементом. И на и предназначен для сравнения текущего адреса, поступающего на второй вход данного узла из регис;тра 104 адреса с адресом измеряемого диска, поступающим на первьй вход узла 123 сравнения из регистра 124 уставкиj представляющего собой набор tySj6nepoB, служащих для набора адреса иёмеряемого диска. . ... /. ..: Первьй И второй входы первого .элймента соответственно подключены к управляющему входублока и первой группе управляю1цих входов блока 18 измерения работы диска.. .Вход первого элемента ИЛИ-НЕ 99 соединен с третьей группой информациЬннь{К входов блока. ходы второго элемента Ш1И-НЕ 101 и первого элемента 102 задержки связаны с четвертой группой информационных входов блока. Шестая группа инормационных входов блока через вто- .29 рой элемент И 105 связана с синхровходом регистра 106 кода операции, информационный вход которого соединен с седьмой группой информационных входов блока 18. Восьмая группа информационных входов блока 18 связана через регистр 104 адреса с первьм информационным выходом блока 18 и через последовательно соединенные регистр 109, и первый дешифратор 111 с BTOpbw УЗЛОМ 110 элементов И, связанным по первому входу с регистром 109-и девятой группой информационных входов блока 18, а по второму входу - с первыми входами четвертого 113 и пятого 121 элементов И и выходом третьего триггера 100. Первый информационней выход блока 18 соединен с вторьдм дешифратором 114 и через регистр 119 операции - с информационным выходом регистра 106 кода операции, синхровход которого соединен с выходом второго элемента И 1 05 . Второй информационный выход блока связан с вторым счетчиком 108, третий вход которого через последовательно соединенные третий дешифратор 116, первый счетчик 115 и третий элемент И 112 связан с вторым входом четвертого элемента И 113 и выходом узла 107 элементов ИЛИ-И, а третий вход четвертого элемента И 113 подключен к второму входу третьего элемента И 112, выходу второго дешифратора 114 и первому входу третьего узла 118 элементов И, выход которого соединен с выходом управления синхронизацией блока 18 и первым входом элемента ИЛИ 117, второй вход которого связан с выходом второго эл мента 122 задержки. Второй вход элемента ИЛИ 117 через второй элемент 122 задержки и пятый элемент И 121 соединен с выходом четвертого триггера 120. Второй вход третьего узла 118 элементов И связан с выходом второго узла 110 элементов И. .Узел 19 синхронизации (фиг. 7 и 8) предназначен для передачи слов с выходов блока 2 дифференциальных прием ников (фиг. 1) и блока 18 измерения работы диска через регистры 8 и 9, 11 и 10, 12 и 13 и мультиплексор 17 в блок 20 оперативной памяти. Узел 1 синхронизации содержит первый 125, второй 126, третий 127, четвертый 12 пятый 129, шестой 130, седьмой 131, 1 930 восьмой 132, девятый 133, десятьй 134, одиннадцатый 135 и двенадцатый 136 элементы ИЛИ, первый 137, второй 138,. третий 139, четвертьй 140, пятьй 141, шестой 142, седьмой 143, восьмой 144, девятьй 145, десятьй 146, одиннадцатый 147, двенадцатый 148, тринадцатьй 149 и четырнадцатый 150 элементы И, первьй триггер 151 опроса тайiMepa, триггер 152. слова процессора, триггер 153 двойного слова процессора, первый триггер 154 потерянного запроса, триггер 155 таймера, второй триггер 156 опроса таймера, триггер 157 слова диска, триггер 158 двойного слова диска, второй триггер 159 потерянного запроса, триггер 160 запроса процессора, триггер 161 запроса диска, триггер 162 запроса таймера, триггер 163 памяти, элемент НЕ 164, первьй 16.5, второй 166 и третий 167 узлы элементов. И, управляющий регистр 168, элемент 169 задержки, узел 170 элементов задержки, узел 171 элементов ИЛИ и линии 172-180 связи. Сигнал СТ1 поступает на вход первого элемента И 137, а сигналы СТ2 и СТЗ - на входы первого элемента ИЛИ 125. . Триггеры 152 и 153 служат для запоминания Соответственно слова и двойного слова процессора и совместно с первым 137, вторым 138 и третьим 139 элементами И, вторым 126 и третьим 127 элементами ИЛИ для выработки сигналов опроса таймера 4, разрешения приема информации в регистры режима и ввода-вывода и установки признака двойного слова. При этом выход первого элемента И 137 подключен к второму установочному входу первого триггера 151 опроса таймера и установочному входу триггера 152 слова процессора. Выход втоporo элемента И 138 подключен к установочному входу триггера 153 двойного слова процессора и первому установочному входу первого триггера 151 опроса таймера, единичньй выход которого связан с входом третьего элемента И 139. Единичные выходы триггеров 152 и . 153 связаны с входами четвертого элемента ИЛИ 128, и подключены соответственно к линиям 172 и 174, а нулевые выходы - с входами второго элемента ИЛИ 126. Входы сброса триггеров 152 и 153 соответственно подключены к линиям 173 и 175. Первый триггер 154 потерянного зап роса содержит схему И на входе, при этом вход соединенный с входом первого триггера 151 опроса таймера, вход сброса, выходы третьего 127 и четвертого 128 элементов ИЛИ - входы схемы И, выход которой осуществляет установку триггера. Единичный выход первого триггера 154 потерянного запроса связан с четвертым элементом И 140. Первый триггер 154 потерянного зап роса, четвертьй элемент ИЛИ 128 и чет вертый элемент И 140 предназначены для фиксации потери запроса процессора. Триггер 155 таймера запоминает зап рос, возникающий при переполнении 18-гр разряда таймера 4. Единичный вход триггера таймера 155 связан с 18-м разрядом таймера 4, вход сброса соединен с линией 176, единичный выход подключен к входу пятого элемента И 141, а нулевой выход связан с ре гистрами . 1 1 и 10 младших и старших .разрядов таймера. Выход шестого элемента И 142 подключен к второму установочному входу второго триггера 156 опроса таймера и установочному входу триггера 157 слова диска. Выход седьмого элемента И 143 подключен к установочному входу триггера 158 двойного слова диска и первому установочному входу второго триггера 156 опроса таймера, единичный выход которого связан с входом восьмого элемента И 144. Вход сброса второго триггера 156 опроса таймера соединеН с входом сброса второго триггера 159 потерянного запроса, единичный выход которого связан с входом девято го элемента И 145, а два других входа 7-/фтся входами схемы И, выход котоуой осуществляет установку второго триггера 159 потерянного запроса. Единичные выходы триггеров 157 и 158 связаны с входами десятого элемен та ИЛИ 134, и подключены соответствен но к линиям 177 и 179, а нулевые выхо ды соединены с входами двенадцатого элемента ИЛИ 136. Входы сброса тригге ров 157 и 158 соответственно подключены к линиям 178 и 180. Триггеры 157 и 158 служат соответственно для хранения признака слова и двойного слова диска и совмест11932 но с шестым 142, седьмым 143 и восьмым 144 элементами И, вторым триггером 156 опроса таймера и двенадцатьм элементом ИЛИ 136 вырабатывают сигналы опроса таймера 4, разрешения приема информации в регистры 12 и 13 адреса диска и кода операции диска 13, а также установки признака двойного слова. С выхода управления синхронизацией блока 18 измерения работы диска на пятьм элемент ИЛИ 129 (фиг. 7) поступают сигналы по линиям 29.1 КУ , 29.2 - КПц, 29.3 - лиц, КПи, 29.4 КО, а на входы восьмого элемента ИЛИ 132 - сигналы КО, КУц. На выходах шестого 142 и восьмого 144 элементов И вырабатьшаются соответственно сигналы стробирования адреса и кода операции. Девятый 133 и десятый 134 элементы ИЛИ, девятьй элемент И 145 и второй триггер 159 пЬтерянньп( запросов служат для регистрации потерянного запроса диска. С выхода блока 21 управления в узел 19 синхронизации поступают три серии синхронизирующих сигналов СИ1, СИ2, СИЗ. Сигнал СИЗ подключен к первому узлу 165 элементов И и входам сброса первого триггера 151 опроса таймера, первого триггера 154 потерянного запроса, второго триггера 156 опроса таймера и второго триггера 159 потерянного запроса. Сигнал СИ2 поступает на третий 139, пятый 141 и восьмой 144 элементы И. Сигнал СИ1 поступает на четвертый 140 и девятый 145 элементы И. ПервьпЧ узел 165 элементов И с вькодами 181-183 и входом 184 состоит из трех элементов И и выполняет функции узла с абсолютным приоритетом. Самый высокий приоритет имеет таймер, самый низкий - процессор. Триггеры 160-162 организуют обслуживание двойных слов. Триггер 163 памяти устанавливается по окончании выполнения обращения к оперативной памяти, сигнал СИ2 из блока 21 управления устройством через четырнадцатый элемент И 150 сбрасывает управляющий регистр 163. Второй узел 166 элементов И содержит пять двухвходовых элементов И, третий узел 167 элементов И четыре двухвходовых элемента И. Управляющий регистр 168 содержит есть триггеров, по одному на каждые 1два регистра режима 8 и ввода-вывода 9, старших 10 и младших 11 разрядоз таймера, адреса диска 12 и кода операции диска 13. Единичные выходы этих триггеров используются для открытия выходных вентилей указанных регистров по окон чании цикла записи - сброса одного из соответствующих триггеров 152 и 153, 155, 157 или 158. Информационный выход управляющего регистра 168 образован нулевыми выходами составляющих его триггеров и связан с входом тринадцатого элемента И 149. Узел элементов 170 задержки содер жит два последовательно соединенных элемента задержки, первый из которых связан с десятым 146, одиннадцатым 147 и двенадцатым 148 .элементами И, а второй - с входом сброса триггера 163 памяти. Узел 171 элемен тов ИЛИ содержит два двухвхрдовых элемента ИЛИ. Блок 20 оперативной памяти (фиг.9 предназначен для хранения структур данных. в виде слов и двойных слов, представляет собой динамический запо минающий блок с цепями местного управления, контроля и регенерации инфсфмации и может ра-ботать в двух режимах: записи и чтения. Блок 20 содержит регистр 185 адреса, узел 186 элементов И, узел 187 формирователей, первьй дешифратор 188, узел 189 памяти, регистр 190 режима работы, узел 191 местного управления, счетчик 192 регенерации, регистр 1-93 кор рекции, регистр 194 данных, узел 195 контроля, регистр 196 ошибки, второй дешифратор 197 и элемент ИЛИ 198. Регистр 185 адреса предназначен для приема и хранения текущего адреса обращения к памяти и содержит четырнадцать триггеров, при этом биты 0-5, 12 и 13 поступают на первый информационньм вход узла 186 элементов И, а биты 6-11 - на первьй информационный вход узла 187 формирова телей. Узел 186 элементов И предназначе для передачи на второй информационный вход узла 187 формирователей би тов 0-5 из регистра 185 адреса при отсутствии регенерации или из счетч ка 192 регенерации в режиме регенер ции . Узел 189 памяти выполнен на динамических ячейках с организацией в корпусах 4КЛг1 и состоит из трех секций, каждая из которых содержит 4К 39-разрядных слов. Первьй дешифратор 188 предназначен для адресации конкретной секции узла 189 памяти. Регистр 190 режима .работы содержит два триггера: записи и чтения. Узел 191 местного управления (фиг. 10) предназначен для управления режимами записи-и чтения по сигналам из блока 21 управления устройством и содержит элемент 199 задержки, первьй 200, второй 201,. третий 202, четвертьй 203, пятый 204, шестой 205,, седьмой 206, восьмой 207, девятый 208 элементы И, элемент ИЛИ 209, элемент И-НЕ 210, элемент НЕ 211, а также первьй 212, второй 213 и третий 214 одновибраторы. Вход-третьего одновибратора 214 подключен к входувыходу контроля лока 20 оперативной , памяти, причем прямой выход третьего одновибратора 214 подключен к первому входу пятого элемента И 204, второй вход которого соединен с пятым выходом элемента 199 задержки, первьй в.1ход которого подключен к Первому входу третьего элемента И 202, второй вход которого подключен к входу-выходу контроля блока 20 оперативной памяти. Второй выход элемента 192 задержки подключен к входу первого одновибратора 212 и первому входу второго элемента И 201, второй вход . которого последовательно соединен с входом-выходом контроля блока 20 и вторым входом шестого элемента И 205. первьй вход которого соединен с шестым выходом элемента 199 задержки, седьмой и восьмой выходы которого соответственно подключены к первым входам седьмого 206 и восьмого 207 элементов И. Третий выход элемента 199 последовательно подключен к входу регистра 190 режима работы и первому входу первого элемента И 200, второй вход которого соединен с первым входом четвертого элемента И 203 и прямым выходом второго одновибратора 213, инверсньй выход которого подключен к второму входу элемента И-НЕ 210, первьй вход которого связан с инверсным выходом третьего одновибратора 214, третьим входом седьмого элемента И 206, вто351 (рым входом восьмого элемента И 207 .и первым входом девятого элемента И 208, второй вход которого после довательно соединен с третьим входом восьмого элемента И 207, вторым входом седьмого элемента И 206, управляющим входом узла 195 контроля и выходом регистра 1 90 режима работы Четвертый выход элемента 199 задержки подключен к управляющему входу счетчика 192 регенерации и второму входу четвертого элемента И 203, выход которого соединен с первым входом элемента ИЛИ 209, второй вход которого соединен с управляющим вхо1дом регистра 194 данных, выходом восьмого элемента И 207 и входом-вы ходом контроля блока 20 оперативной памяти. Вход элемента 199 последова.тельно связан с входом-выходом контроля блока 20, третьим входом девято го элемента И 208 и вторьм входом второго одновибратора 213, первый вход которого соединен с управляющим входом узла 195 контроля и выходом регистра 190 режима работы. Выход элемента И-НЕ 210 подключен к управляющему входу первого дешифратора 188 и входу элемента НЕ 211, выход которого связан с управляющим входом узла 186 элементов И. Выход первого элемента И 200 соединен с управляющим входом узла 189 памяти. Выход второго элемента И 201 подключен к управляющему входу регистра 193 коррекции. Выход третьего элемента И 202 последовательно связан с управляющими входами регистров 193, 194 и 196. Выход первого одновибратора 212 подключен к управляющему входу первого дешифратора 188.Выход элемента ИЛИ 209 последовательно соединен с управляющим входом регистра 190 режима работы и входом-выходом контроля блока 20 оперативной памяти. Выход пятого элемента И 204 подключен к управляющему входу регистра 193 коррекции. Выходы шестого 205 и седьмого 206 элементов И также подключены к управляющему входу регистра 193 Выход девятого элемента И 208 соединен с управляющим входом регистра 196 ошибки. Элемент 199 задержки предназначен для формирования по сиг налу из блока 21 управления устройст вом серии из восьми управляющих сигналов (номер сигнала и номер выхода элемента задержки совпадают), кото936рые координируют работу всего узла 191 местного управления. Первый одновибратор 212 необходим для формирования сигнала разрешения в первый дешифратор 188. Второй одновибратор 213 предназначен для формирования сигнала управления на такт записи в режиме записи. Третий одновибратор 214 служит для формирования сигнала управления на такт чтения в режиме чтения. Элементы И 200-208, элемент ИЛИ Z09, элемент И-НЕ 210 и элемент НЕ 211 предназначены для формирования управляющих сигналов узла 191 местного управления в режимах записи и чтения. Счетчик 192 регенерации служит для регенерации информации ячеек узла 189 памяти и представляет собой 8-разрядный циклический счетчик. Регистр 193 коррекции необходим .для хранения данных, принимаемых из узла 189 памяти (39 разрядов в коде Хэмминга) или из мультиплексора 17 (4 байта с контрольными разрядами) и содержит цепи сбрюса, занесения и вьщачи информации. Регистр 194 данных является 36разрядным регистром, содержап1им цепи сброса, занесения и вьдачи информации, и предназначен для хранения Данных, принимаемых из регистра 193 коррекции. Узел 195 контроля контролирует по паритету информации выработки семи контрольных разрядов кода Хэмминга в, режиме записи и формирования 7-разрядного двоичного кода ошибки в режиме чтения. Узел 195 контроля (фиг. 11) содержитпервый 215, второй 216, третий 217, четвертый 218, пятый 219, шестой 220, седьмой 221, восьмой 222, девятый 223, десятый 224 и одиннадцатый 225 элементы сложения по модулю два, элемент Ш1И-НЕ 226, элемент И 227 первый вход которого - инверсный , первый 228, второй 229 и третий 230 узлы элементов И, а также узел 231 элементов ИЛИ, первый и второй информационные входы которого подключены соответственно к выходам первого 228 и второго 229 узлов элементов И. Информационный вход первого узла элементов И 228 соединен последовательно с информационным входом второго узла 229 элементов И, входами первого 215, второго 216, третьего 217, четвертого 218 элементов сложения по модулю два и информа ционным выходом регистра 193 коррекции. Выходы первого 215, второго 216 третьего 217 и четвертого 218 элемен тов сложения по модулю два подключены соответственно к первому, второму третьему и четвертому входам элемента ИЛИ-НЕ 226, выход которого соединен с первым управляющим входом второго узла 229 элементов И и первым входом элемента И 227, второй вход которого подключен к второму управляющему входу второго узла 229 элементов И, седьмому входу третьего узла 230 элементов И и -выходу узла 191 местного управления. Выход элемента И 227 через элемент ИЛИ 198 связан с входом-выходом контроля бло ка 20. Управляющий вход первого узла 228 элементов И связан с управляющим выходом узла 191 местного управления. Информационньй выход узла 231 элементов ИЛИ связан с первым информационным входом одиннадцатого элемента 225 сложения по модулю два,. входами пятого 219, шестого 220, седьмого 221, восьмого 222, девятого 223 и десятого 224 элементов сло.жения по модулю два. Выходы пятого 219, шестого 220, седьмого 221, восьмого 222, девятого 223 и десятого 224 элементов сложения по модулю два подключены сортветственно к первому, второму, третьему, четверто му, пятому, шестому входам узла 231 элементов ИЛИ и входу регистра 196 ошибки, 38-й разряд регистра 193 коррекции также подключен к информационному входу регистра 196 ошибки. Информационный выход третьего узла 230 элементов И связан с первым информационным входом регистра 193 коррекции и вторьм информационным входом одиннадцатого элемента 225 сложения по модулю два, выход которого подключен к входу узла 189 памя ти. Первый 215, второй 216, третий 21 четвертый 218 элементы сложения по модулю два предназначены для контроля по паритету соответственно первого, второго, третьего и четвертого байтов информации в режиме записи. Одиннадцатый элемент 225 сложения по модулю два формирует седьмой контрольный разряд кода Хэмминга в режиме записи. Элемент ИПИ-НЕ 226 и элемент И 227 предназначены для формирования сигна-; ла сбоя по паритету. Первый 228 и второй 229 узлы элементов И и узел 231 элементов ИЛИ служат для подключения 32-х (в режиме записи) или 38-ми разрядов (в режиме чтения) регистра 193 коррекци к входам элементов 219-225 сложения по модулю два. Пёрвьй узел 228 элементов И содержит 38 двухвходовых элементов И, второй узел 229 элементов И - 32 трехвходовых элементов И. Элементы 219-224 сложения по модулю два предназначены для формирования соответственно первых шести контрольных разрядов кода Хэмминга в режиме записи и первьк шести разрядов семиразрядного двоичного кода ошибки в режиме чтения. Третий узел 230 элементов И используется в режиме записи для передачи шести контрольных разрядов кода Хэмминга на входы одиннадцатого элемента 225 сложения по модулю два и в регистр 193 коррекции. Регистр 196 ошибки является семиразрядным регистром, содержащим цепи сброса, занесения и вьщачи информации и предназначен для хранения 7-раз«рядного двоичного кода ошибки, поступающего из узла 195 контроля. Второй дешифратор 197 (фиг. 12) служит для формирования 36-разрядного корректирующего кода в случае одиночной ошибки. При двойной ошибке второй дешифратор 197 вьфабатывает сигнал сбоя. Дешифратор 197 содержит дешифратор 232, первьй 233, второй 234, третий 235, четвертьм 236 и пятьй 237 элементы ИЛИ, элемент И 238, первьм вход которого подключён к выходу пятого элемента ИЖ 237, первьш, второй, третий, четвертьй и пятьй входы которого соединены соответственно с первым, вторым, третьим, четвертым, пятым и шестым входами дешифратора 232 и информационным выходом регистра 196 ошибки. Второй вход элемента И 238 связан с информационным выходом регистра 196 ошибки, а выход через элемент ИЛИ 198 с входом-выходом контроля блока 20 оперативной памяти. Первьй, второй, третий и четвертьй информационные выходы дешифратора 232 связаны с вторым информационным входом регистpa 193 коррекции и подключены соответственно к первому 233, второму 234, третьему 235, четвертому 236 элементам 1ШИ. Выходы первого 233, второго 234, третьего 235 и четверто- ; го 236 элементов ИЛИ связаны с регистром 193 коррекции. Дешифратор 232 имеет шесть входов и тридцать два выхода (нулевое состояние не дешифрируется) и предназначен для формирования 32-разрядного корректирующего кода. Элементы ИЛИ 233-236 предназначены для формирования сигналов, коррек тирующих четыре контрольных разряда. Пятый элемент ИЛИ 237 и элемент И 238 формируют сигнал сбоя в случае двойной ошибки. Блок 21 управления устройством (фиг. 13) синхронизирует работу устройства в различных режимах и содержит триггер 239 измерения, триггер 240 пуска, пульт 241 управления, триггер 242 сбоя, первый элемент ИЛИ 2 первый элемент 244 задержки, триггер 245 запроса байта, генератор 246 импульсов, узел 247 элементов задерж ки, первьй элемент И 248, первьй дешифратор 249, счетчик 250 режима, триггер 251 сбора данных, триггер 25 ожидания, триггер 253. разрешения, триггер 254 передачи данных, элемент Ш1И-И 255, триггер 256 записи, счетчик 257 памяти, второй дешифратор 258, второй элемент 259 задержки, счетчик 260 адреса, третий дешифратор 261, второй элемент И 262, триггер 263 переполнения, третий 264 и четвертьй 265 элементы И, триггер 266 чтения, триггер 267 слова и второй элемент ИЛИ 268. На линии 24-28 поступают следующие сигналы: 27.1 - (СИ1-СИ4), 24.1команда Пуск, 28.1 - ЕТСБ,24.2 i4ET, 28.2 - Разрешение внимания (РАЗР.ВН), 24.3 - читать (ЧТ),28.3ВУК при чтении (БУК ЧТ), 27.2 - запрос байта (ЗАПР.БТ), 2.5 - установка триггера 174 запроса байта (ТЕД), 24;4 - отсутствие информации на шинах абонента (ТИНФ-А), 26 - сброс триггера 267 слова (СБР.ТСЛ). Триггер 239 измерения представляет собой триггер с элементом И на .входе и предназначен для запуска временнной диаграммы блока по команде Пуск, при этом третий вход, свя занньй с входом сброса триггера сбоя 242 - вход сброса, первьй вход, связанный с выходом управления измерением блока 16 согласования форматов по линии 24.1, и второй вход, подклоченный к единичному выходу триггера пуска 240, - входы элемента И, выход которого осуществляет установку триггера. Пульт 241 управления содержит средства индикации и автономного управления устройством (не показаны), а также кнопки пуска и сброса, выходы которых соответственно подключены к ус- ., тановочному и сбросовому входам триггера 240 пуска. Первьй элемент ИЛИ 243 содержит элемент ИПИ и формирователь, прР1чем первьй вход первого элемента ИЛИ 243 связан с первым входом элемента ИЛИ, второй вход которого через формирователь подключен к второму входу первого элемента ИЛИ 243. Триггер 245 запроса байта представляет собой триггер с элементом И на входе и предназначен для вьщачи запроса на обмен байтом, при этом второй вход, связанньй с первым входом первого элемента ИЛИ 243 и вторым входом блока, - вход асинхронного сброса, четвертьй вход, соединенньй с выходом первого элемента 244 задержки, - вход синхронизации, третий и первьй входы, соответственно подключенные к единичному выходу триггера 267 слова и выходу управления измерением блока 16 согласования форматов по линии 24.4, - входы элемента И, выход которого разрешает установку триггера. Узел 247 элементов задержки содер жит три последовательна соединенных элемента задержки, с помощью которых от генератора 246 синхроимпульсов вырабатываются четыре серии синхросигналов (СИ1-СИ4). Первьй дешифратор 249 предназначен для выработки управляющих сигналов, при этом с первого, второго, третьего, четвертого, пятого, шестого и седьмого его входов соответственно вырабатываются сигналы: УС1, УС4, УСЗ, УС6, УС2, УС5 и УС7. Счетчик 250 режима предназначен для управления работой первого дёшифратора 249 и содержит трехразрядный счетчик и элемент задержки. Вход добавления единицы, связан с входами счетчика и элемента задержки, выходы которых подключены к входу первого дешифратора 249, при этом сигнал с выхода элемента задержки стробирует выходные сигналы первого дешифратора 249. Триггер 253 разрешения представляет собой триггер с элементом И на входе и предназначен для вьщачи разрешающего сигнала на регистрацию сиг налов функционирования процессора и диска, при этом четвертый вход, связанный с входом сброса счетчика адреса 260, - вход сброса, первый вхо подключенный к yпpaвляющe y входувыходу блока 2 дифференциальных приемников, второй вход, связанный с единичным выходом триггера 251 сбора данных, и третий вход, соединенны с пятым выходом первого дешифратора 249, - входы элемента И, выход которого осуществляет установку триг гера. Первьй узел элементов И 103 (фиг. 14) содержит первьй 269 и второй 270 элементы задержки, элемент ИЛИ 271, первый 272 и второй 273 элементы И. Первые входы первого 272 и второго 273 элементов И пересоединены между собой и связаны с пятой группой информационных входов блока, вторые входы соответственно связаны с нулевыми выходами второго 96 и пер вого 95 триггеров, а третьи входыс единичными выходами первого 95 и второго 96 триггеров. Выходы первого 272 и второго 273 элементов И через элемент ИЛИ 271 подключены к синхровходу регистра 104 адреса, через первый элемент 269 задержки - к третьему входу третьего триггера 100 Выход второго элемента И 273 через второй элемент 270 задержки связан с первым входом второго элемента И 105. Регистр 104 адреса содержит восемь триггеров и предназначен для хранения текущего адреса. Регистр 106 кода операции содержит восемь триггеров и предназначен для хранения текущего кода операции. Узел элементов ИЛИ-И 107 предназначен для распознавания момента нача ла обмена байтом информации и содержит первьй, второй и третий элементы ИЛ а также первьй и второй элементы И. Первые входы первого и второго эл ментов ИЛИ, первого и второго элемен тов И подключены к десятой группе ин формационных входов блока, при этом на первые входы соответственно поступают сигналы: контрольный разряд шин канала (К) ШИН-К, контрольньй разряд шин абонента (К) ШИН-А, а также ИНФ-К, ИНФ-А. Вькод первого элемента ИЛИ связан с вторым входом первого Элемента И, а второго эле- мента ИЛИ - с вторым входом второго элемента И. Выходы первого и второго элементов И через третий элемент ИЛИ связаны с выходом узла 107 элемента ИПИ-И. Элемент ИЛИ-И 255 управляет выработкой сигнала добавления единицы в счетчик 257 памяти и содержит элемент И и элемент ИЛИ, причем входы элемента ИЛИ связаны с единичными выходами триггеров 256 и 266 записи и чтения, а выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого связан с выходом узла 247 элементов задержки. Выход элемента И является выходом элемента ШШ-И 255. Счетчик 257 памяти - двухразрядньй и участвует в выработке управляющих сигналов запуска временной диаграммы памяти. Второй дешифратор 258 (фиг. 15) предназначен для формирования сигналов, управляющих работой блока 20 оперативной памяти и содержит пер- вьй 274, второй 275 и третий 276 элементы И, элемент ИЛИ 277, первьй 278, второй 279, третий 280, четвертьй 281 и пятьй 282 одновибраторы, а также элемент НЕ 283. Первые входы первого 274 и второго 275 элементов И связаны по линии 284 с прямым выходом старшего триггера счетчика 257 памяти, первьй вход третьего элемента И 276 по линии 285 связан инверсным выходом старшего триггера счетчика 257 памяти. Прямой и инверсньй вькоды младшего триггера счетчика 257 памяти по линиям 286 и 287 соответственно соединены с вторыми входами первого 274, третьего 276 и второго 275 элементов И. Выход первого элемента И 274 через первьй одновибратор 278, вырабатывающий с игнал КОНЕЦ ВД, подключен к второму элементу 259 задержки и входу добавления единицы счетчика 260 адреса. Выходы второго 279, третьего 280, четвертого 281 и пятого 282 одновибраторов подключены к блоку 20 43 оперативной памяти, при этом второй одновибратор 279 вырабатывает сигнал СХ.1, третий одновибратор 280 сигнал Пр КША, четвертый одновибратор 281 - сигнал ЗПОП и пятый одноfBn6paTop 282 - ЧТОП. Выходы второго 275 и третьего 276 элементов И связаны с элементом ИЛИ277. Кроме того, выход третьего элемента И 276 подключен к первым входам третьего 280, четвертого 281 и пятого 282 одновибраторов. Второй вход четвертого одновибратора 281 связан элемент НЕ 283 с вторым входом пятого одновибратора 282, а также едини ньм выходом триггера 256 записи. Счетчик адреса 260 (фиг. 12) содержит четырнадцать разрядов и осуществляет последовательньй перебор . адресов памяти. Третий дешифратор 261 предназначен для распознавания последнего адреса блока 20 оперативной памяти. Триггер 266 чтения представляет собой триггер с элементом И на входе и предназначен для организации режима чтения в блоке 20 оперативной памяти, при этом второй вход, связанньй с выходом, второго элемента задер жки, - вход сброса, первый вход, . связанный с выходом управления измерением блока 16 согласования форматов по линии 24.3, третий вход, соединенньй с нулевым выходом триггера 267 слова, четвертьй вход, подклю ченный к выходу узла 247 элементов задержки, пятый вход, подклк;-1енньй к одиночному выходу триггера 254 передачи данныхи шестой вход, связан ньй с выходом третьего дешифратора 261, - -входы элемента И, выход которого осуществляет установку триг гера. Выход управления измерением блока 16 согласования форматов по линии 24 подключен соответственно к первым входам триггера 239 измерения триггера 242 сбоя, триггера 266 чтения и триггера 245 запроса байта. Вы ход управления, запросом блока 16 по линия 25 соединен с первым входом первого элемента ИЛИ 243 и вторым входом триггера 245 запроса байта. Выход начальной установки блока 16 по линии 26 подключен к входу сброса триггера 267 слова, управляющий вход-выход блока 2 дифференциальных приемников соединен с первым входом триггера 253 разрешения. Вход-выход 7944 пуска узла 19 синхронизации связан с установочньм входом триггера 256 записи, вход-вькод контроля блока 20 подключен к первому установочному входу триггера 242 сбоя,.а также соединен с установочным входом триггера 267 слова, нулевой выход которого подключен к третьему входу триггера 266 чтения и третьему входу второго элемента 262 И, первый вход которого соединен с выходом третьего дешифратора 261 и шестым входом триг.гера 266 чтения, второй вход которо- . го связан с выходом второго элемента 259 задержки, входами сброса счетчика 257 памяти и триггера 256 записи, единичньй выход которого подключен к первым входам элемента И 255 и второго дешифратора 258. Единичный выход триггера 267 слова соединен с третьим входом триг-гера 245 запроса байта и вторым входом первого элемента ИЛИ 243, выход которого через первый элемент 244 задержки подключен к четвертому входу триггера 245 запроса байта, единич- ньй выход которого соединен с входом регистрации запросов блока 1 б согласования форматов по линии 27.2. Единичный выход триггера чтения 266 подключен к второму входу элемента ШШИ 255, выход которого связан с входом добавления единицы счетчика 257 памяти, выход которого соединен с вторым входом второго дешифратора 258, первьй выход которого подключен к входу-выходу контроля блока 20 оперативной памяти, второй выход второго дешифратора 258 соединен с входом добавления единищз счетчика 260 адреса, информационный выход которого подключен к адресному выходу блока 21. Вход третьего дешифратора 261 соединен с управляющим выходом счетчика 260 адреса, вход сброса которого подключен к четвертому входу триггера 253 разрешения и выходу третьего элемента И 264, первьй вход которого связан с первым входом четвертого элемента И 2б5 и единичным выходом триггера 263 переполнения, вход сброса которого подключен к выходу второго элемента ИЛИ 268.. Выход второго элемента И 262 связан с установочным входом триггера 263 переполнения и входом сброса триггера 252- ожидания, первьй и второй установочные входы которого соот45-1

ветственно соединены с четвертым и третьим выходами первого дешифратора 249, второй выход которого подключен к входу сброса триггера 251 сбора данных, единичньй выход которого связан с вторьм входом триггера 253 разрешения, единичный выход которого

подключен к управляющему входу-выходу блока 2 дифференциальных приемников и управляющему входу блока .18 измерения работы диска.

Третий вход триггера 253 разрешения подключен к пятому выходу первого дешифратора 249, шестой вход которого связан с установочным входом триггера 254 передачи данных и вторым входом второго элемента ИЛИ 268, первый вход которого соединен с установочным входом триггера 251 сбора данных и первым выходом первого дешифратора 249, седьмой выход которого подключен к входу сброса триггера 254 передачи данных, входу сброса счетчика 250 режима, входу сброса триггера 242 сбоя и третьему входу триггера 239 измерения единичный выход которого соединен с третьим входом первого элемента И 248 выход которого связан с входом добавления единицы счетчика 250 режима, выход которого подключен к входу первого дешифратора 249.

Второй вход триггера 239 измерения соединен с входом генератора 246 синхроимпульсов и единичным выходом .триггера 240 пуска, установочный вход и вход сброса которого соответственно связаны с первым и вторым выходами пульта 241 управления.

Выход генератора 246 синхроимпуль сов через узел 247 элементов задержки подклочен к входу регистрации запросов блока 16 согласования форматов управляющему входу таймера 4, входувыходу пуска узла синхронизации, тре тьему входу элемента ИЛИ-И 255, второму входу второго элемента И 262, вторым входам третьего 264 и четвертого 265 элементов И, четвертому входу триггера 266 чтения и первому входу первого элемента И 248, второй вход которого соединен с нулевым выходом триггера 252 ожидания. Единичный выход триггера 254 передачи данных подключен к третьему входу четвертого элемента И 265, пятому входу триггера 266 чтения и входу регистрации сбоя блока 16 согласования фор46

679

матов, связанному также с выходом триггера 242 сбоя и выходом четвертого элемента И 265.

Устройство для сбора данных о работе ЭВМ работает как активное нестандартное внешнее устройство селекторного канала и поддерживается соответствующим программным обеспе- чением.

После общего сброса устройствав ав.тономном режиме нажимается кнопка Пуск на пульте 241 управления (фиг. 13), при этом устанавливается триггер 240 пуска.и разрешается работа генератора 246 синхроимпульсов с выхода узла элементов 247 задержки вырабатьшаются сигналы СИ1+СИ4.

Оператор на пульте оператора набирает директиву Начать измерение, в ответ на которую в устройство для сбора данных о работе ЭВМ вьщается команда пуска, которая вьтолняется следующим образом.

Выполнение команды пуска селекторным каналом 23 начинается последовательностью сигналов начальной выбор/ки, а именно, на вход второго узла 36 усилителей-приемников (фиг. 3) I . 1

поступает адрес устройства для сбора данных о работе ЭВМ, а на первый узел 35 усилителей-приемников последовательно поступают сигналы АДР-К, ВБР-К. По сигналу АДР-К с четвертого выхода первого узла 35 усилителей-приемников при отсутствии сигнала с выхода узла 37 контроля (правильная четность байта дреса) и неустановленном триггере 81 работы абонента (фиг. 4) с выхода пятнадцатого элемента И 76 на вход узла 40 сравнения (фиг. 3) поступает сигнал разрешения сравнения адресов. По сигналу Равно из узла 40 сравнения при отсутствии сигнала с первого выхода регистра 45 байта состояния (не установлен бит внимания) и поступлении сигнала ВБР-К с второго выхода первого узла 35 усилителей-приемников десятым элементом И 68 (фиг. 4) вырабатьшается сигнал разрешения установки триггера 69 началь ной выборки, по установке которого через третий элемент ИЛИ 79 устанавливается триггер 81 работы абонента. Установленный триггер 81 работы абонента вьщает на вход первого узла 33 усилителей-передатчиков (фиг. 3) сигнал РАБ-А, а по сбросу сигнала АДР-К на четвертом выходе первого узла 35 усилителей-приемников при неустановленном триггере 73 продолжения (фиг. 4) девятнадцатым элементом И 82 вырабатывается сигнал разрешения прохождения через первый мультиплексор 41 (фиг. 3) байта собственного адреса. Данный сигнал используется также для выработки через четвертьй элемент ИЛИ 83 сигнала раз решения работы узла 43 свертки и для формирования сигнала АДР-А, поступаю щего через двадцать второй элемент И 87 (фиг. 4) на вход первого узла 33,усилителей-передатчиков (фиг..3) с задержкой, обеспечиваемой четвертым элементом 84 задержки (фиг. 4). Длительность задержки опре деляется временем, необходимым для .срабатывания первого мультиплексора 41 (фиг. 3) узла 43 свертки и распространения байта адреса по шинам информации абонента. В ответ на сигнал АДР-А селекторньй канал 23 вьщает код команды пуска, который через второй узел 36 уси лителей-приемников принимается в регистр 38 команд, одновременно на пер вьй узел 35 усилителей-приемников поступает сигнал УПР-К. По сигналу Л1Р-К с третьего выхода первого узла 35 усилителей-приемников, задержанному первым элементом 59 задержки (фиг. 4) на время, необходимое дл контроля четности кода операции в узле 37 контроля (фиг. 3), тринадцатым элементом И 74 (фиг. 4), при отсутствии сигнала с выхода узла 37 контроля (фиг. 3) на вход первого Дешифратора 39 вьщается сигнал разре шения дешифрации кода операции, при наличии сигнала на выходе узла 37 контроля четырнадцатым элементом И 75 (фиг. 4) вырабатывается сигнал ЧЕТ, поступающий по линии 24.2 в блок 21 управления устройством. По сигналу с второго выхода первого дешифратора 39 при пocтyплe ии сигнала СИ1 по линии 27.1 из блока 21 управления ус ройством четвертым элементом И 56 вырабатывается сигнал КМ ПУСК, поступаю щий по линии 24.1 в блок управления 21 устройством, а также на второ вход регистра 45 байта состояния (фиг. 3) для установки битов КК и ВУ

Сигнал КМ ПУСК в блоке- 21 управления устройством (фиг. 13) устанавливает триггер 239 измерения (при уста1

выхода первого дешифратора 249 устанавливается триггер 251 сбора данных и через второй элемент ИЛИ 268 сбра- 948 новленном триггере 240 пуска). По сигналу УПР-К с выхода первого элемента 59 задержки (фиг. 4), задержанному третьим элементом 61 задержки на время, необходимое для выработки сигнала КМ ПУСК четвертым элементом И 56, при установленном триггере 69 начальной выборки, одиннадцатью элементом И 70 вырабатывается . сигнал разрешения установки триггера 73 продолжения, по установке которого разрешается установка через первьй элемент И 51 и пятый элемент ИЛИ 88 триггера 53 управления абонента. Установленный триггер 53 . управления абонента разрешает вьщачу через первьй мультиплексор 41 (фиг. 3) байта состояния, а также сигнал разрешения работы узла 43 свертки и вьщачу через двадцать первьй элемент И 86 (фиг. 4) на вход первого узла 33 усилителей-передатчиков (фиг. 3) задержанного сигнала УДР-А. Кроме того, устанавливается триггер 54 окончания начальной вь борки (фиг. 4). При появлении на- первом выходе первого узла 35 усилителей- приемников (фиг. 3) сигнала ИНФ-К, задержанного на втором элементе 60 задержки, происходит одновременньй сброс регистра 45 байта состояния (фиг. 3) и триггера 53 управления абонента (фиг. 4), по сбросу которого шестьм элементом И 62 вырабатывается сигнал сброса триггера 69 начальной выборки. На этом выполнение команды пуска, а также и последовательности .начальной выборки в узле 34 управления блоком согласования заканчивается. По сбросу сигнала ВБР-К на втором йыходе первого узла 35 усилителейприемников (фиг. 3) происходит последовательный .сброс триггера 81 работы абонента (фиг. 4) триггера 73 продолжения. Узел 34 управления блоком согласования переходит в сое- тояние ожидания. При установленном триггере 239 измерения (фиг. 13) и сброшенном триггере 252 ожидания по сигналу СИЗ с выхода узла 247 элементов задержки первьй элемент И 248 начинает вы-, рабатывать сигналы продолжения счетчика 250 режима. По сигналу УС1 491 сьшается триггер 263 переполнения. При наличии сигнала ТРАВ (С23) из блока 2 дифференциальных приемников (фиг. 1)-установленном триггере 251 сбора данных (фиг. 13) и сигнале УС2 с выхода первого дешифратора 249 устанавливается триггер 253 разрешения, с единичного выхода которого вьфабатьюается сигнал ЕТРАБ, поступающий в блок 2 дифференциальных приемников (фиг. 1) и на управляющий вход блока 18 измерения работы диска (фиг. 6). По сигналу УСЗ (фиг. 13) устанавливается триггер 252 ожидания нулевой выход которого запрещает работу первого элемента И 248. С этого момента разрешена регистрация управляющих и информационных сигналов с выходов процессора 22 (фиг.1) и селекторного канала 28. Если регистры 8 и 9 режима и ввода вьшода свободны, то с выхода второго элемента ИЛИ 126 (фиг. 7) поступает сигнал, разрешающий прием информации в триггеры 152 и 153, а также в регистры режима и ввода-вьгоода. При этом условии по сигналу СТ1 с выхода узла 3 формирования стробов (фиг. 1) выполняются следующие действия: производится кодирование сиг-V нала СТ1 первьм шифратором 5 и занесение полученного кода в регистр 8 режима, в которьй также принимаются сигналы СЮ, С11, С 12,- С14, с выхода первого элемента И 137 (фиг. 7) пос тупает сигнал установки первого триггера 151 опроса таймера, по сигналу СИ2 третий элемент И 139 вырабатывает сигнал, по которому младшие .разряды (биты 18-35) таймера 4 (фиг. 1) принимаются в регистр 8 режима (сформировано Сл.ЦП). При установленном триггере 152 слова процессора (фиг. 7) с выхода четвертого элемента ИЛИ 128 на вход первого элемента И первого узла 165 элементов И поступает-сигнал,, который при условии Отсутствия запросов от таймера 4 (фиг. 1) и блока 18 измерения работы диска, а также сброшенных триггерах управляющего регистра 168 (фиг.8) по сигналу СИЗ поступает по линии 181 на первый элемент И третьего узла 167 элементов И, с выхода которого ч.ерез первьй элемент ИЛИ узла 171 элементов ИЛИ он устанавливает первый триггер 168 управляющего регистра и через одиннадцатьй элемент ИЛИ 135 в виде запроса на запись в память ЗПУУБ поступает в блок 21 управления устройством (фиг. 13) на установку триггера 256 записи. Нулевой выход первого триггера управляющего регистра 168 (фиг. 8) запрещает работу тринадцатого элемента И 149, а единичньй выход разрешает выдачу сигналов с единичных выходов регистра 8 режима на вход узла 89 элементов ИЛИ (фиг.. 5) мультиплексора 17. При этом из регистра 8 режима сигнал поступает через узел 89 элементов. ИЛИ на информационньй вход блока 20 оперативной памяти, причем 0-7 биты (первьй байт) поступают также на вход первого элемента 90 сложения по модулю два 8-15 биты (ВТОРОЙ байт) на вход второго элемента 91 сложения по модулю два, 16-23 биты (третий байт) на вход третьего элемента. 92 сложения по модулю два и 24-31 биты (четвертый байт) на вход четвертого элемента 93 сложения по модулю два. Элементы 90-93 сложения по модулю два формйрзтот соответственно контрольные разряды для первого, второго, третьего и четвертого байтов информации, причем эти контрольнь е разряды также поступают на информационный выход блока 20 оперативной ,паПо сигналу СТ2 с выхода узла 3 формирования стробов (фиг. 2) производится кодирование сигнала СТ2 первым шифратором 5 и занесение полученного кода в регистр режима 8 (фиг. 1), в которьй также принимаются сигналы С16. С выхода второго элемента И 138 (фиг. 7) поступают сигналы установки признака двойного слова в регистре 8 режима (фиг. 1) и установки триггеров 153 (фиг. 7) и 151. Таймер 4 опрашивается, как и в случае СТ1. Если отсутствуют запросы от блока 18 измерения диска и таймера 4 (фиг. 1), то на входе первого элемента И первого узла 1.65 элементов И (фиг. 8) появляется сигнал, которьй через второй элемент И третьего узла 167 элементов И поступает на установочный вход триггера 160 запроса процессора и через первьй элемент ИЛИ узла 171 элементов ИЛИ на установочньй вход первого триггера управляющего регистра 168, при этом вырабатывается сигнал ЗПУУБ и открываются выходные вентили регистра 8 режима и запрещается работа тринадцатого элемента И 149. При поступлении запроса слова или двойного слова процессора при установленном .триггере 152 (фиг. 7) или 153, сигнал, с выхода третьего элемента ИЛИ 127 устанавливает первый триггер 154 потерянного запроса, по единичному выходу которого сигналом СИ1 через четвертый элемент И 14 в счетчик 14 запросов процессора (.фиг. 1) добавляется единица. Если регистры младших и старших разрядов таймера (фиг. 1) свободны, то с нулевого выхода триггера 155 таймера (фиг. 7) поступает сигнал, разрешающий прием информации в эти регистры. Сигнал переполнения 18-го разряда таймера 4 (фиг. 1) поступает . на второй шифратор 6 и устанавливает триггер 155 таймера (фиг. 7), единичный выход которого поступает на пятьй элемент И 141 и третий элемент И первого узла 165 элементов И По сигналу СИ2 с выхода пятого элемента И 141 поступает сигнал опроса таймера, по которому все разряды тай мера -4 (фиг. 1), а также счетчики 14 и 15 запросов процессора и диска копируются в регистры 11 и 10 младших и старших разрядов таймера, формируется Сд.ТМ. . Сигнал с выхода третьего элемента и первого узла 165 элементов И (фиг. 7) устанавливает триггер 162 запроса таймера (фиг. 8) и третий триггер управляющего регистра 168, при этом вырабатывается сигнал ЗПУУБ и открываются выходные вентили регистра 10 (фиг. 1). Сигнал ЕТРАБ (фиг. 6), поступающий на управляющий вход блока измер ния работы диска, совместно с сигна .лом ВБР-К, поступающим на первую группу информационных входов блока, возбуждают первьм элемент И 94, выходной сигнал которого при наличии .сигналов РАБ-А на.третьей группе информационных входов блока и АДР-К на выходе первого элемента 102 задер жки устанавливает второй триггер 96 При поступлении сигнала АДР-А на пятую группу информационных входов блока с второго выхода первого узла 103 элементов И поступает сигнал

по которому адрес диска заносится в регистр 104 адреса. Если поступающий адрес равен адресу, хранимому

рого дешифратора 114 на выходе шестого элемента И третьего узла 118 элементов И формируется сигнал КПц. в регистре 124 уставки, то с выхода узла 123 сравнения поступает сигнал Равно, по которому при наличии сигнала с первого выхода первого узла элементов И 103 вьтолняется установка третьего триггера 100. Сигнал с первого выхода первого узла 103 элементов И также сбрасывает первый счетчик 115. По сигналу УПР-К на шестой группе информационных входов блока и сигналу с третьего выхода первого узла элементов И 103 второй элемент И 105 формирует сигнал занесения кода операции в регистр 106 кода операции. . При поступлении сигнала УПР-А на девятую группу управляющих входов блока производится занесение байта состояния в регистр 109 байта состояния. В результате дешифрации содержимого регистра 109 байта состояния на выходе второго узла 110.элементов И появляется один из сигналов НБС, КК, ВУК. При выполнении команды поиска возникает сигнал НБС, .по которому содержимое регистра 106 кода операции передается в регистр 119 операции, кррме того, этот сигнал, проходя под управлением сигнала Поиск с выхода второго дешифратора 114 через пятьй элемент И третьего узла 118 элементов И формирует сигнал КП. При снятии сигнала РАБ-А с третьей группы управляющих входов блока с вькода первого элемента ИЛИ-НЕ 99 формируется сигнал сброса первого 95, второго 96 и третьего 100 триггеров. При поступлении сигналов ВБР-К на первую группу информационных -входов блока, ТРБ-А на вторую группу информационных входов блока и РАБ-А на третью группу информационных входов устанавливается первьм триггер 95, с второго выхода первого узла 103 элементов И формируется сигнал занесения информации в регистр 104 адреса и при равенстве поступающего и установленного адресов выполняется установка третьего триггера 100. При поступлении сигнала УПР-А на выходе второго узла элементов И 110 появляется сигнал ВУК, по которому устанавливается четвертьй триггер 120 и под управлением сигнала Поиск с выхода втоПри установленных третьем 100 и чет вертом 120 триггерах с выхода пятого элемента И 121 через второй элемент 122 задержки поступает сигнал сброса третьего 100 и четвертого 12 триггеров и регистра 119 операции и через элемент ШШ 117 второго сче чика 108, При выполнении команды обмена с входа второго узла 110 .элементов И поступает сигнал НБС, по которому содержимое регистра 106 кода опера ции передается в регистр 119 операции . Сигнал НБС, проходя под управлением сигнала обмен с выхода второго .дешифратора 114 через третий элемент И третьего узла-элементов И 11 формирует сигнал Крц. Далее выполня ется обмен информацией. При поступлении хотя бы одного бита информаци на седьмую группу информационных . входов блока или контрольного разря да и сигнала ИПФ-К на десятую групп информационных входов блока, или хотя бы одного бита информации на первую группу информационных входов блока, или контрольного разряда и сигнала ИНФ-А на десятую группу информационных входов блока с выхода узла 107 элементов ИЛИ-И поступает сигнал байт, при наличии которого, а также установленном третьем триггере 100 и сигнале Обмен с выхода четвертого элемента И 113 формирует ся сигнал добавления единицы в второй счетчик 108. Обмен выполняется до снятия сигнала РАБ-А с третьей группы информационных входов блока. Далее выполняются действия как и пр команде Поиск. Сигнал КО появляется на выходе четвертого элемента И третьего узла 118 элементов И. При выполнении команды установки с выхода второго узла 110 элементов И поступает сигнал НБС, по кото рому содержимое регистра 106 кода операции передается в регистр 119 опера 1ии. Далее выполняется обмен тремя байтами, которые содержат адреса ци линдра и головки. При появлении сиг нала байт с выхода узла 107 элементов ИЛИ-И и наличии сигнала Устано ка с выхода второго дешифратора 11 на выходе третьего элемента И 112 формируется сигнал добавления едини цы в первьй счетчик 115, содержимое которого декодируется третьим дешифратором 116, при этом байт, поступивший на седьмую группу информационных входов блока, направляется в соответствующие разряды второго счетчика 108. После приема трех байт во второй счетчик 108 снимается сиг нал РАБ-А. Затем формируются сигналы установки первого, триггера 95, занесения адреса в регистр 104 адреса и установки третьего триггера 100. По сигналу УПР-А в регистр 109 байта состояния принимается байт состояния, при этом на выходе второго узла 110 элементов И формируется сигнал КК, которьй под управлением сиглала установки формирует сигнал КУ с выхода первого элемента И третьего узла 118 элементов И. По окончании выполнения команды установки сигнал РАБ-А снимается с третьей группы управляющих входовблока. Далее выполняются действия, как и при команде Поиск. Сигнал КУ появляется на выходе второго элемента И третьего узла 1Т8 элементов И. Если регистры 12 и 13 адреса и кода операции диска (фиг. 7) свободны, то с выхода двенадцатого элемента ИЛИ 13б поступает сигнал, разрешающий прием информации в триггеры 157 и 158, а также в регистры адреса и кода операции диска. Сигналы КУ(; , КП., КП, кбц соответственно поступают по линиям 29.1, 29.2, 29.3 и 29.4 на входы пятого элемента ИЛИ 129. На входы восьмого элемента ИЛИ 132 поступают сигналы К0|/ и КУ(. В зависимости от типа поступающего сигнала возбуждается выход шестого 130 или седьмого 131 элементов ИЛИ.при этом соответственно вырабатываются сигналы Строб адреса и Строб операции, по первому из которых содержимое регистра 104 адреса (фиг. 6), а по второму код операции из регистра 119 операции поступают в регистр 12 адреса диска. Сигнал с выхода пятого элемента ИЛИ 129 (фиг. 7) через шестой элемент И 142 устанавливает второй триггер 156 опроса таймера и триггер 157 слова диска. По сигналу СИ2 с выхода блока 21 управления устройством и установленном втором триггере 156 таймера восьмой элемент И 144. формирует сигнал, по которому младшие разряды таймера (фиг. 1) пересы лаются в регистр 12 адреса диска. Запрос триггера 157 слова диска (фиг, 7) через десятый элемент ИЛИ 13 второй элемент И первого узла 165 элементов И, третий элемент И третье го узла 167 элементов И (фиг. 8), второй элемент ИЛИ узла 171 элементов ИЛИ устанавливает второй триггер управляющего регистра 168, открывая выходные вентили регистра 12 адреса диска, а также через одиннадца;тьм элемент ИЛИ 135 вьфабатывает сигнал ЗПУУБ. При появлении стробов КОц и КУц с выхода восьмого элемента ИЛИ 132 формируется сигнал Строб счетчи ка, а с седьмого элемента И 143 сигналы установки признака двойного слова в регистре 12 адреса диска, второго триггера 156 опроса таймера и триггера 158 двойного слова диска По сигналу Строб счетчика содержимое (объем обмена или адрес цилиндра) второго счетчика 108 (фиг. 6) передается в регистр 13 кода операци диска, адрес головки из второго счет чика 108 пересылается в регистр 13 кода операции диска по стробу КУц (фиг.- 1). Запрос триггера 158 двойно го слова диска (фиг. 7) через десятьй элемент ИЛИ 134, второй элемент И первого узла 165 элементов И и четвертый элемент И третьего узла 167 элементов И (фиг. 8) устанавливает триггер 161 запроса диска и через второй элемент РШИ узла 171 элементов ИЛИ второй триггер 168 уп: равляющего регистра. Потеря запроса диска регистрируется так-же, как и в случае потери запроса процессора, но с помощью девятого 133 и десятого 134 элементов ИЛИ, второго триггера 159потерянного запроса и девятого элемента И 145. Сигнал ЗПУУБ с выхода одиннадцатого элемента ИЛИ 135 поступает на установку триггера 256 записи (фиг. 13) в блок 21 управления устройством. При установленном триггере 256 записи в счетчик 257 памяти последовательно поступают три сигнала СИ4. Состояния счетчика 257 памяти дешифрируются под управлением еди ничного выхода триггера 256 записи вторым дешифратором 258, при этом по первому сигналу СИ4 формируются сигналы CXJ, ЗПОП, ПрКША, по второму сигналу СИ4 - СХ.1 и по третьему сигналу СИ4 - КОНЕЦ БД. Запись информации осуществляется в два такта, начало каждого из которых определяется временем поступления сигнала СХ.1. В режиме записи на информационный вход регистра 185 адреса (фиг. 9) с выхода счетчика адреса 260 (фиг. 12) поступает 14разрядный адрес, который заносится в регистр 185 адреса по сигналу ПрКША. Одновременно с сигналом ПрКША на вход узла 191 местного управления поступает первый тактовый сигнал СХ1 , а на вход регистра 190 режима работы сигнал ЗПОП. Б первом такте режима записи выполняются регенерация информации и преобразование 36-разрядного информационного слова в 38-разрядный код Хэмминга.. По первому сигналу СХ.1, поступающему из блока 21 управления устройством элемент 199 задержки вырабатывает первую серию из восьми управляющих сигналов. Первый сигнал СХ,1 в режиме записи не запускает второй одновибратор 213, так как на первом его входе отсутствует сигнал.ЗП из регистра 190 режима работы. Распространение первого сигнала CXJ через девятый элемент И 208 блокируется, так как на втором его входе отсутствует сигнал ЧТ из регистра 190 режима работы. Первьй управляющий сигнал элемента 199 задержки, при наличии сигнала ПрКЫА из блока 21 управления устройством формирует через третий элемент И 202 сигнал СБРОС РД, РК, РО, который поступает на входы сброса соответствующих регистров коррекции 193, ошибки 196, данных 194. Второй управляющий сигнал элемента 199 задержки запускает первый одновибратор 212, которьш формирует сигнал РАЗР, поступающий на управляющий вход первого дешифратора 188. Одновременно второй управляющий сигнал через второй элемент И 201 при наличии сигнала ЗПОП из блока 21 управления устройством формирует сигнал ПрКШЗ, по которому б-разрядное слово принимается по информационному входу в регистр 193 коррекции. Третий управляющий сигнал элемента 199 задержки поступает на управляющий вход регистра 190 режима работы в виде строба записи команды ЭГОП. Распространение третьего управляющего сигнала через первый элемент И 200 571 блокируется прямым вькодом второго одновибратора 213. Единичный выход триггера записи регистра 190 режима работы в виде сигнала ЗП через узел 191 местного управления поступает в узел 195 конт роля, инициируя его работу. В режиме записи 36-и разрядов регистра 193 коррекции побайтно- (9 бит: 8 информационных и один контрольньй) поступают соответственно на входы первого 215 (фиг. 11), второго 216, третьего 217, Четвертого 218 элементов сло жения по модулю два, которые осущест вляют контроль каждого байта по пари тету. В случае сбоя в каком-либо байте соответствующий элемент сложения по модулю два вырабатывает сигнал, который через элемент ИЛИ-НЕ226 по сигналу ЗП из узла 191 местного управления поступает через элемент И 227 как сигнал СБОЙ КШЗ в блок 21 управления устройством на установку триггера 242 сбоя. В случае сбоя по паритету сигнал с выхода элемента ИЛИ-НЕ 226 блокирует работу второго узла 229 элементов И и контрольные разряды кода Хэмминга не формируются. Если сбоя по паритету нет, то 32 информационных разряда через второй узел 229 элементов И и узел 231 элементов ИЛИ поступают в виде контрольных групп на входы пятого 219, шестого 220, седьмого 221, восьмого 222, девятого 223 и десятого 224 элементов сложения по модулю два, а на входы один надцатого элемента 225 сложения по модулю два поступают все 32 информационных разряда. I Первая, вторая и третья контрольные группы разрядов содержат 19 разрядов и поступают соответственно на пятый 219, шестой 220 и седьмой 221 элементы сложения по модулю два. Чет вертая и пятая контрольные группы содержат по 16 разрядов и поступают соответственно на восьмой 222 и девя тый 223 элементы сложения по модулю два. Шестая контрольная группа содер

жит семь разрядов и поступает на входы десятого элемента 224 сложения по модулю два, причем поля разрядов контрольных групп перекрываются между . Пятый 219, шестой 220, 55 седьмой 221, восьмой 222, девятьй 223 и десятый 224 элементы сложения по модулю два осуществляют свертку соотучетом результата их дешифрации разрядов 6 и 7 счетчика 192 регенерации первьй дешифратор 188 формирует сигналы НЕВЫБ. КРН и РАЗРН (Н 1,3) для одной из трех страниц узла 189 памяти. Процесс регенерации затем выполняется непосредственно в узле 189 памяти, т.е. проис9ветствующих контрольных рупп разрядов по модулю два и формируют соответственно первьй, второй, третий, четвертый, пятьй, шестой контрольные разряды кода Хэмминга, которые при наличии сигнала ЗП из узла 191 местного управления поступают через третий узел 230 элементов И в регистр 193 коррекции и на вход одиннадцатого элемента 225 сложения по модулю два. Таким образом, одиннадцатьй элемент 225 сложения по модулю два осуществляет свертку 32-х информационных и 6-ти контрольных разрядов кода Хэмминга по модулю два и формирует седьмой контрольный разряд кода Хэмминга, который поступает непосредственно в узел 189 памяти. Четвертый управляющий сигнал элемента 199 задержки (фиг. 9) осуществляет запись единицы в счетчик 147 регенерации. Так как второй 213 и третий 214 одновибраторы в первом такте режима записи не запускаются, то элемент И-НЕ 210 по соответствующим уровням инверсных выходов второго 213 и третьего 214 одновибраторов вырабатывает сигнал НЕВЫБ. КР, которьй поступает на управляющий вход пер вого дешифратора 188. Элемент НЕ 211 вырабатьшает сигнал РГН, поступающий науправляющий вход узла 186 элементов И. Регенерация строки узла 189 памяти (фиг. 9) выполняется следующим образом. Сигнал РГН открывает второй информационньй вход Узла 186 элементов И, при этом разряды 0-5 счетчика 192 регенерации и 6-11 регистра 185 адреса поступают соответственно на второй и первьй информационные входы узла 187 формирователей и далее в узел 189 памяти, разряды 6 и 7 счетчика 192 регенерации поступают на информационньй вход первого дешифратора 188. На уп.равляющем входе первого дешифрато1ра 188 присутствуют сигналы НЕВЫБ.КР и РАЗР, под управлением которых с 591 ходит считывание строки информации без пересылки ее на выход 189 памяти Распространение пятого управляющего сигнала с выхода элемента 199 задержки блокируется пятым элементом И 204, так как на первом его вхо де находится низкий, уровень с прямого выхода третьего одновибратора 214 Шестой управляющий сигнал с выхода элемента 199 задержки при наличии сигнала ЗПОП из блока 21 управления .устройством формирует через шестой элемент И 205 сигнал СКОР.ЗП, которы поступает на управляющий вход регист ра 193 коррекцииJ при этом информация с выхода третьего узла 230 элементов И и узла 195 контроля поступа ет в регистр 193 коррекции. Распространение седьмого и восьмог-о управляющих сигналов блокируется соответственно седьмым 206 (фиг. 10) и восьмым 207 элементами И так как на втором входе седьмого 206 и третьем входе восьмого 207 элементов И нет сигнала ЧТ. , В режиме записи по второму сигналу CXJ элемент 199 задержки вырабатьшает вторую серию из восьми управляющих сигналов. По второму сигналу СХ.1 запускается также второй одновибратор 213, так как на первом его входе находится сигнал ЗП из регистра 190 режима работы. Распространение первого управляющего сигнала второй серии блокируется третьим элементом И 202, так как на втором входе его отсутствует сигнал ПрКША. По второму управляющему сигналу второй серии запускается первый одновибратор 212 и формируется сигнал РАЗ, .поступающий на управляющий вход первого дешифратора 188. По третьему управляющему сигналу элемента 199 задержки и при наличии сигнала с прямого выхода второго одновибратора 213 первый элемент И 200 вьфабатывает сигнал ЗПД, поступающий в .узел 189 памяти,, при этом содержимое регистра 193 коррекции передается в узел 189 памяти. По сигналу с инверсного выхода .второго одновибратора 213 элемент ИНЕ 210 вырабатьшает сигнал ВЫВ.КР, 1поступающий на управляющий вход первого дешифратора 188. Элемент НЕ 211 формирует сигнал НРГН, поступающий на управляющий вход узла 186 элементов И. Сигнал НРГН, открывает первый информационный вход и закрывает второй информационный вход узла 186 элементов И (фиг. 9). Разряды 6-11 и 0-5 регистра 185 адреса соответственно поступают на первый и второй информационные входы узла 187 формирователей, а разряды 12 и 13 регистра 185 адреса через узел элементов И 186 поступают на информационный вход первого дешифратора 188, который вырабатывает, сигналы ВЫБ.КРН и РАЗРИ. (Н 1,3) для одной из трех страниц узла 189 памяти. По четвертому управляющему сигналу элемента 199 задержки (фиг. 10) и сигналу с прямого выхода второго одновибратора 213 четвертьй элемент И 203 и элемент ИЛИ 209 формируют сигнал КЦОП, который сбрасывает регистр 190 режима работы. Пятый, шестой, седьмой и восьмой управляющий сигналы элемента 199 задержки блокируются соответственно пятым 204, шестым 205, седьмьм 206 и восьмым 207 элементами И, так как на первом входе пят.ого элемента И 204 присутствует низкий уровень с прямого выхода третьего одновибра тора 214, на втором входе шестого элемента И 205 отсутствует сигнал ЗПОП, на втором входе седьмого 206 и третьем входе восьмого 207 элементов И отсутствует сигнал ЧТ из регистра 190 режима работы.. По окончании вьтолнения записи информации с выхода второго дешифратора 258 (фиг. 13) появляется сиг-. нал КОНЕЦ БД, по которому в счетчик 260 адреса добавляется единица, а сигналом с выхода второго элемента 259 задержки производится сброс счетчика 257 памяти и триггера 256 записи. Сигнал КЦОП поступает также на установку триггера 163 памяти (фиг. 8), по единичному выходу которого и сигналу СИ2 из блока 21 управления устройством четырнадцатый элеент И 150 формирует сигнал, который под контролем управляющего регистра 168 через второй узел 166 элементов И сбрасывает соответствующий триггер 152 ли 153,155,157 или 158. Сигнал с выода элемента 169 задержки сбрасьшат управляющий регистр 168. Если выолнялась запись первого слова двойого слова, то был установлен один з триггеров 160, 161 или 162. По сигналу с выхода первого элемента задер ки узла 170 элементов задержки сбрасывается один из перечисленных триггеров, при зтом сигнал сброса формует ЗПУЗ и поступает на установку соответствующего триггера управляющего регистра 168, чем вновь через тринад цатьй элемент И 149 запрещается рабо та первого узла 165 элементов И и ор ганизуется новьй цикл записи информа ции. Регистрация и запись информационных слов продолжаются до появления последнего адреса блока 20 опера тивной памяти. После выполнения записи по последнему адресу появляется и разрешающий сигнал с выхода третье го дешифратора 261 (фиг. 13), при этом по сигналу СИ2 при сброшенном триггере 267 слова возбуждается второй элемент И 262, выходной сигнал которого устанавливает триггер 263 переполнения и сбрасывает триггер 25 ожидания. По установленному, триггеру 263 переполнения и сигналу СИЗ вырабатывается сигнал сброса счетчика 260 адреса и триггера 253 разрешения. По сигналу УС4 с выхода первого дешифратора 249 сбрасьшается триггер 251 сбора данных. По сигналу УС5 сбрасывается триггер 263 переполнения и устанавливается триггер 254 передачи данных, по линии 28.2 в блок 16 согласования форматов поступает сигнал внимания РАЗР.ВН. По сигналу УС6 устанавливается Т1жггер 252 ожидания, нулевым выходом которого запрещается работа первого элемента И 248. По вьщаче блоком 21 управления устройством сигнала РАЗР.ВН. по линии 28.2 в регистр 45 байта состояния (фиг. 3) в последнем устанавливается бит внимания. При поступлении сигнала с первого выхода регистра 45 байта состояния (установлен бит внимания), сброшенном триггере 81 работы абонента (фиг. 4) и отсутствии сигнала ВБР-К на втором выходе первого узла 35 усилителей-приемников (фиг. 3) семнадцатым элементом И 78 (фиг. 4) вырабатывается сигнал ТРБ-А, поступающий на вход первого узла 33 у ;илителай-передатчиков (фиг. 3). Выработка данного сигнала означает перевод узла 34 управления блоком согласования в режим выборки, вводи МОЙ внешним устройством По сигналу ВБР-К с второго выхода первого узла 35 усилителей-приемников при неустановленном триггере 69 начальной выборки (фиг. 4) шестнадцатым элементом И 77 вырабатывается сигнал, устанавливающий через третий элемент ИЛИ 79 триггер 81 работы абонента. По установке триггера 81 работы абонента на входы первого узла 33 усилителей-передатчиков (фиг.З) поступают сигнал РАБ-А и через девятнадцатый 82 (фиг. 4) и двадцать второй 87 элементы И - задержанньШ сигнал АДР-А. Кроме того, на вход первого мультиплексора,41 (фиг. 3) поступает сигнал разрешения вьщачи байта адреса, а. на выход узла 43 свертки - сигнал разрешения его работы. По сигналу УПР-К с третьего выхода первого узла 35 усилителейприемников при неустановленном триггере 69 начальной выборки (фиг. 4) двенадцатым элементом И 71 через второй элемент ИЛИ 72 вырабатывается сигнал разрешения установки триггера 73 продолжения, по установке которого сбрасьшается сигнал АДР-А с выхода девятнадцатого элемента И 82, а при неустановленном триггере 69 начальной выборки и наличии сигнала с первого выхода регистра 45 байта состояния (фиг.З), поступающего-, через первьм элемент ИЛИ 50 (фиг. вторым элементом И 52 через пятый элемент ИЛИ 88 вырабатьшается сигнал разрешения установки триггера 53 управления абонента. По установке триггера 53 управления абонента вырабатывается сигнал разрешения выдачи байта состояния, поступающий на вход первого мультиплексора 41 (фиг. 3), и сигнал разрешения работы узла 43 свертки, а двадцать первым элементом И 86 (фиг. 4) вырабатывается задержанный сигнал УПР-А, поступающий на вход первого узла 53 усилителей- передатчиков (фиг. 3). При появлении на первом выходе первЪго узла 35 усилителей-приемников сигнала ИНФ-К, задержанного на втором элементе 60 задержки (фиг. 4), происходит сброс регистра 45 байта состояния (фиг. 3) и триггера 53 управления абонента (фиг. 4). На этом выполнение последовательности сигналов выборки, вводимой внешним (устройством, завершается. По сбросу сигнала ВБР-К на втором выходе первого узла 35 усилителей-приемников происходит последовательньм сброс триггеров 81 и 73 работы абонента и продолжения и узел 34 управления блоком согласования переходит ф состояние ожидания. Выполнение команды чтения начина ется аналогично выполнению команды пуска последовательностью сигналов начальной выборки. Отличительной особенностью для команды чтения яв ляется отсутствие с выхода четвертого элемента И 56 на второй вход регистра 45 байта состояния (фиг.З) сигнала КМ ПУСК, а также поступление с первого вБ1Хода первого дешифратора 39 сигнала ЧТ вместо сигнала с второго выхода данного дешифратора. Сигнал ЧТ с первого выхода первого дешифратора 39 поступает по линии 24.3 в блок 21 управления устрой ством, а также на.вход третьего элемента И 55 (фиг. 4). При наличии данного сигнала, установленных тригirepax начальной выборки 69 и управле ния абонента 53 по приходу сигна. ла ЛНФ-К с первого выхода первого узла 35 усилителей-приемников (фиг. третьим элементом И 55 (фиг. 4) вырабатьшается сигнал разрешения установки триггера 64 выполнения команды Сигналом ИНФ-К, задержанным на втором элементе 60 задержки на время, необходимое для установки триггера 64 выполнения команды, сбрасывает ся триггер 53 управления абонента, по сбросу которого через шестой элемент И 62 сбрасывается триггер 69 начальной выборки. При наличии сигнала ЧТ, установленном триггере 254 передачи ( сброшенном триггере 267 слова, отсутствии сигнала Последний адрес с выхода третьего дешифратора 261 и сигналу СИ2 с выхода узла элемен тов 247 задержки устанавливается три гер 266 чтения и инициируется чтение слЬва по нулевому адресу из блока 20 оперативной памяти. Чтение выполняется в два такта. - Начало каждого такта определяется временем поступления сигнала СХ.1 из блока 21 управления устройством. Пр установленном триггере 266 чтения по сигналам СИ4 с выхода элемента И И 255 в счетчик 257 памяти поступаю сигналы, при этом на выходе второго дешифратора 258 формируются по первому сигналу СИ4 сигналы СХ,1, ЧТОП, ПрКША, по второму сигналу СИ4 - СХ1 и по третьему сигналу СИ4 - КОНЕЦ БД. По сигналу ПрКША 14-разрядный адрес слова с выхода счетчика 260 адреса поступает в регистр 185 адреса (фиг. 9). Сигнал СХ.1 поступает на вход узла 191 местного управления,, а сигнал ЧТОП - на вход регистра 190 режима работы. В первом такте режима чтения выполняется чтение слова из узла памяти. По первому сигналу СХ.1 элемент 199 задержки (фиг. 10) формирует первую серию из восьми управляющих сигналов. Сигнал ЧТОП из блока 21 управления устройством поступает на вход третьего одновибратора 214 и запускает его. Сигнал с инверсного выхода третьего одновибратора 214. формирует через элемент И-НЁ 210 сигнал ВЫБ.КР., который поступает на управляющий вход первого дешифратора 188, элемент НЕ 211 вырабатывает сигналНРГН,. поступающий в узел -186 элементой И. По первому управляющему сигналу элемента 199 задержки и сигналу ПрКША из блока 21 управления устрой-, ством третий элемент И 202 вырабаты-вает сигнал СБРОС РД, РО, РК, поступающий на входы сброса соответствующих регистров данных 194, ошибки 196 и коррекции 193. По второму управляющему сигналу первой серии запускается первьй одновибратор 212 и формируется сигнал РАЗР, поступающий на управляющий вход первого дешифратора 188. Третий управляющий сигнал первой серии поступает на управляю- щий вход регистра 190 режима работы в виде строба занесения команды ЧТОП в этот регистр. Единичный выход триггера чтения регистра 190 режима ра боты в виде сигнала ЧТ через узел 191 местного управления поступает в узел 195 контроля. Распространение четвертого управляющего сигнала первой серии блокируется четвертьм элементом И 203, так как на первом его входе присутствует низкий уровень с прямого выхода второго одновибратора 213. По пятому управляющему сигналу первой серии и сигналу с прямого выхода третьего одновибратора 214 пятый элемент И 204 формирует сигнал, поступающий на управляющий вход ре651гистра 193 коррекций и разрешающий запись информации из узла 189 памяти в регистр 193 коррекции. Распространение шестого, седьмого и восьмого управляющих сигналов блокируется соответственно шестым 205, седьмым 206 восьмым 207 элементами И, так как на втором входе шестого элемента И 205 отсутствует сигнал ЗПОП, а на третье входе седьмого 206 и втором входе восьмого 207 элементов И присутствует сигнал с инверсного выхода третье го -одновибратора 214.i В режиме чтения работа второго узла 229 элементов И и выработка сиг нала СБОЙ КШЗ блокируется, так как отсутствует сигнал ЗП из узла 191 местного управления (фиг. 11). По сигналу ЧТ из узла 191 местного управления 38 разрядов с выходов регистра 193 коррекции (32 информаци онных и 6 контрольных) через первьй узел 228 элементов И и узел 231 элементов ИЛИ поступают в виде 6-ти кон рольных групп соответственно на вход пятого 219, шестого 220, седьмого 22 восьмого 222, девятого 223 и десятого 224 элементов сложения по модулю два. Каждый Элемент сложения по моду ,лю два контролирует соответствующую контрольную группу разрядов по паритету и формирует в случае сбоя сигнал ошибки в соответствующей контрольной группе разрядов. Таким образом, выходы этих шести элементов .сложения по модулю два и седьмой контрольный разряд (он поступает непосредственно из регистра 193 коррек ции) поступают в виде двоичного семиразрядного кода ошибки на входы регистра 196 ошибки. По второму сигналу СХ.1 в режиме чтения элемент 199 задержки вырабаты вает вторую серию из восьми управляющих .сигналов. По второму сигналу СХ. и сигналу ЧТ из регистра режима 190 работы, девятый элемент И 208 вырабатывает сигнал, поступаюш ий на управляющий вход регистра 196 ошибки и стробирующий занесение информации в этом регистре. Первые шесть разрядов семиразрядного двоичного Кода ошибки поступают с выходов регистра 196 ошибки на вход дешифратора 232 (фиг.12). Эти шесть разрядов в двоичном коде указывают номер позиции одного из 32-х разрядов, в котором произошел 966 сбой. Таким образом, дешифратор вы- . рабатьшает 32-разрядный корректирую-, щий код, который поступает на входы регистра 193 коррекции, а также побайтно на входы первого 233, второго 234, третьего 235, четвертого 236 элементов ИЛИ. Первьй 233, второй 234, третий 235 и четвертый 236 элементы ИЛИ формируют соответственно сигналы, корректирующие контрольные разряды - первьй, второй, третийи четвертый соответственно. Эти четыре корректирующих сигнала также поступают в регистр 193 коррекции. Таким образом, на второй информационный вход регистра 193 коррекции (фиг.9) с ёыходов второго дешифратора 197 поступает 36-разрядный корректирэтощий код. Б случае двойной ошибки (когда в каком-либо одном из первых шести разрядов и в седьмом разряде семиразрядного кода регистра 196 ошибки присутствуют единицы) пятьм элемент ИЛИ 237 (фиг. 12) и элемент И 238 вырабатьшают сигнал СГОЙ РД, поступающий в блок 21 управления устройством. Распространение первого управляющего сигнала второй серии элемента 199 задержки (фиг. 10) блокируется третьим элементом И 202. По второ-, му управляющему сигналу второй серии запускается первьй одновибратор 212.:и вырабаГьгоается сигнал РАЗЕ, поступающий на управляющий вход первого дешифратора 188. Распространение третьего управляющего сигнала второй серии блокируется первым элементом И 200. Четвертьй зтгравляющий сигнал заносит единицу в с гетчик 192 регенерации. По соответствующим уровням инверсных выходов второго 213 к третьего 214 одновибраторов элемент И-НЕ 210 вырабатьшает сигнал НЕВЫБ.КР, поступающий на управляющий вход первого дешифратора 188. Элемент НЕ 211 вьграбатывает сигнал РГН, поступающий в узел 186 элементов И. Выполняется регенерация информации так же, как и в режиме записи. Распространение пятого управляющего сигнала второй серии блокируется пятым элементом И 204, а шестого, управляющего сигнала второй серии пгестым элементом И 205. По седьмому управляющему сигналу второй серии и сигналу ЧТ из регистра 190 режима работы седьмой элемент И 206 вырабатывает сигнал,поступающий в регистр 193 коррекции и стробирующий занесение 36-ти корректирующих разрядов в этот регистр с информационного выхода второго дешифратора 197 По восьмому управляющему сигналу второй серии при наличии сигнала ЧТ восьмой элемент И 207 формирует сигнал СТР,-Сл., который поступает на установку триггера 267 слова (фиг.13 в блок 21 управления устройством, а также через элемент ИЛИ 209 (фиг.1 в виде сигнала КЦОП в регистр 190 режима работы и узел 19 синхронизации (фиг. 8). По сигналу СТР.Сл информация регистра 194 данных (фиг.9) поступает в регистр 49 слова (фиг.3) блока 16 согласования форматов. По окончании чтения информации , с выхода второго дешифратора 258 (фиг. 13) поступает сигнал КОНЕЦ БД, по которому в счетчик 260 адреса добавляется единица, а сигналом с выхода второго элемента 259 задержки . производится сброс счетчика 257 памяти и триггера 266 чтения. Сиг нал СТР.Сл устанавливает триггер 26 слова, сигнал единичного выхода кот рого через первый элемент ИЛИ 243 и (.первый элемент 244 задержки при условии отсутствия на линии 24.4 сиг, нала ТИНФ-А устанавливает 245 триггер запроса байта,единичньп выход которого на линии 27.2 формирует си нал ЗАПР.БТ, поступающий в узел 34 управление блоком согласования (фиг. 3). При установленных триггере 64 выполнения команды (фиг. 4) И (Триггере 73 продолжения, а также при .наличии на линии 27.2 сигнала ЗАПР.Б из блока 21 управления устройством по сбросу сигнала ИНФ-К на первом выходе первого узла 35 усилителейприемников (фиг. 3) пятым элементом И 57 (фиг. 4) вырабатывается сигнал разрешения установки триггера 58 информации абонента. При этом единичный сигнал ТИНФ-А с инверсного вькода данного триггера поступает по линии 24.4 в блок 21 управления устройством. Установленный триггер 5 информации абонента разрешает вьщачу через второй 46 и первый 41 мультиплексоры первого байта данных из регистра 49 слова, а также сигнала разрешения работыузла 43 свертки (фиг. 3) и вьщачу через двадцатьй элемент И 85 (фиг. 4) на вход первого узла 33 усилителей-передатчиков (фиг. 3) задержанного сигнала ИНФ-А, По сигналу. ИНФ-К с первого выхода первого узла 35 усилителей-приемников и установленном триггере 58 информации абонента (фиг. 4) девятым элементом И 66 вырабатывается сигнал разрешения установки триггера 67 байта данных. По установке триггера 67 байта данных сигнал ТБД поступает в счетчик 48 байт (фиг. 3) и по линии 25 в блок 21 управления устройством, где сбрасьгеает триггер 245 запроса байта (фиг. 13). По сбросу сигнала ЗАПР. БД на линии 27.2 блока 21 управления устройством восьмым элементом И 65 (фиг.4) вырабатывается сигнал сброса триггера 58 информации абонента .и сбрасывается триггер 67 байта данных. Сигнал ТБД через первый элемент ИЛИ 243 (фиг. 13) и первый элемент 244 задержки при сброшенном триггере 58 информации абонента (фиг. 4) вновь устанавливает триггер 245 запроса байта (фиг. 13). При появлении очередного сигнала ЗАПР.ВТ по линии 27.2 блока 21 управления устройством и сброшенном сигнале ИНФ-К на первом выходе первого узла 35 усилителейприемников (фиг. 3) пятым элементом И 57 (фиг. 4) вновь вырабатывается сигнал разрешения установки триггера 58 информации абонента и описанная выше последовательность действий повторяется до считывания в канал последнего байта данных. После передачи последнего байта с выхода второго дешифратора 47 (фиг. 3) формируется сигнал СБР.ТСЛ, поступающий по линии 26 (фиг. 13) на сброс триггера 267 слова, поскольку на линии 24.3 Присутствует сигнал ЧТ и установлен триггер 254 передачи данных, то по сигналу СИ2 вновь устанавливается триггер 266 чтения и инициируется чтение слова по следующему адресу. Описанная последовательность действий выполняется до передачи в селекторный канал 23 (фиг.- 1) слова, прочитанного по последнему адресу. При наличии сигнала Последний адрес с выхода третьего дешифратора 261 (фиг. 13) и сброшенном триггере 267 слова триггер 266 чтения не устанавливается, а- возбуждается выход второго элемента И 26, при этом по сигналу СИ2 устанавливается триггер 263 переполнения и сбра сьтается триггер 252 ожидания. При установленном триггере 263 переполнения по сигналу СИЗ с выхода узла 247 элементов задержки вьфабаты вается через третий элемент И 264 сигнал сброса счетчика 260 адреса, а через четвертьй элемент И 265 под управлением установленного тригг гра 254 передачи данных - сигнал окон чания чтения ВУК-ЧТ. П-и еброшенном триггере 252 ожидания и установленном триггере 239 измерения по сигналу СИЗ продвигается счетчик 250 режима, формируется сигнал УС7, по которому сбрасьшаются счетчик 250 режима и триггеры переда чи данных 254, измерения 239 и сбоя 242. При поступлении из блока управления устройством по линии 28.3 сигнала ВУК-ЧТ в регистре 45 байта состояния (фиг. 3) устанавливаются биты КК и ВУК. При сброшенном триггере 69 началь ной выборки (фиг. 4) и установленном триггере 73 продолжения после появления сигнала на втором выходе регистра 45 байта состояния (установлен бит ВУК), связанного через первый элемент ИЛИ 50 с входом второго элемента И 52, последним через пятый элемент ИЛИ 88 вырабатьшается сигнал разрешения установки триггера 53 управлени абонента. Установленньй триггер 53 управления абонента разрешает выдачу через первьй мультиплексор 41 (фиг. 3) байта состояния, а также сигнала разрешения работы узла 43 свертки и вьщачу через двадцать первьй элемент И 85 (фиг. 4) на вход первого узла 33 усилителей-передатчи.ков (фиг. 3) задержанного сигнала УПР-А. По сигналу ИНФ-К с первого 45

выхода первого узла 35 усилителейприемников при наличии сигнала с второго выхода регистра 45 байта состояния и установленном триггере 53 управления абонента (фиг. 4) седьмым элементом И 63 вырабатьшается сигнал сброса триггера 64 вьшолнения команды. Сигналом ИНФ-К, задержанным вторым элементом 60 задержки, сбрасьша ется триггер 53 управления абонента и регистр 45 байта состояния (фиг.З) По сбросу триггера 64 выполнения 11

пуска не поступает.

Таким образом, на основании анализа результатов измерений (типов выполняемьк команд, объемов массивов

обмена, среднего времени доступа, частот обращений к цилиндрам по фиксированным адресам и т.д.) можно оптимизировать работу дисковой подсистемы путем перераспределения информации,записанной на дисках, а следовательно,и повысить производительность вычислительной системы в целом. 970 команды (фиг, 4) при сброшенном сигнале ВБР-К на втором выходе первого узла 35 усилителей-приемников (фиг. 3) восемнадцатым элементом И 80 (фиг. 4) вырабатьгоается сигнал сброса триггера 81 работы абонента. По сбросу триггера 81 работы абонента сбрасьгоается триггер 73 продолжения и выполнение команды чтения заканчивается. Узел 34 управления блоком согласования переходит в состояние ожидания. При поступлении в регистр 45 байта состояния (фиг. 3) сигнала ЕТСБОЙ по линии 28.1 из блока управления устройством 21 во время выполнения любой из команд в первом устанавливаются биты СБУ, КК-и ВУК. Вьщача текущего байта состояния устройства во время выполнения данной команды сопровождается передачей в канал байта состояния с установленными перечисленными вьше битами. При поступлении сигнала ЕТСБ в регистр 45 байта состояния в момент, когда узел управления блоком 34 согласования находится в состоянии ожидания при неустановленном триггере -работы абонента 81 (фиг. 4), устанавливаются биты внимания н СБУ. Передача в канал байта состояния с установленными битами внимания и СБУ вьшолняется аналогично передаче байта состояния с установленным по сигналу РАЗР.ВН о линии 28.2 из блока 21 управления устройством одним битом внимания. После выполнения описанных вьпие действий устройство переходит в состояние ожидания следующей -команды пуска из селекторного канала 23 (фиг. 1). Работа устройства прекращается при наборе оператором директивы Конец измерения, при этом носле выполиения команды чтения новая команда

2

Фие.5

фиг. Ю

Риг. f1

Фиг. 12

Фиг. /3

Фиг. 1

Фиг. 15