УСТРОЙСТВО ДЛЯ АВТОНОМНЫХ ИЗМЕРЕНИЙ ФИЗИЧЕСКИХ ВЕЛИЧИН Российский патент 1997 года по МПК G01D21/00 

Изобретение относится к измерительной технике и может быть использовано при построении измерительных систем для очувствления роботов, функционирующих автономно от человека на всех этапах от восприятия до обработки и использования измерительной информации.

Известно устройство для автономных измерений физических величин, содержащее два блока измерительных преобразователей, два коммутатора, компаратор, инвентор, делитель.

Недостатком известного устройства является недостаточное быстродействие.

Целью изобретения является повышение быстродействия.

На чертеже показана блок-схема устройства для автономных измерений физических величин.

Устройство содержит два блока 1 и 2 измерительных преобразователей, подключенных соответственно к первым и вторым входам первого 3 и второго 4 управляемых коммутаторов, компаратор 5, прямой вход которого подключен к выходу первого блока 1 измерительных преобразователей, а инверсный к выходу второго блока 2 измерительных преобразователей. Выход компаратора 5 является одним из выходов устройства и подключен напрямую к управляющему входу коммутатора 3, а через инвертор 6 к управляющему входу коммутатора 4, выход которого подключен к входу делителя 7, имеющего N выходов и выполненного в виде резистивной матрицы. Устройство содержит также N групп. Каждая включает в себя сумматор 8, компаратор 9, управляемый коммутатор 10. В последней группе управляемый коммутатор отсутствует. Выход сумматора 8 в каждой группе соединен с инверсным входом соответствующего компаратора 9 и первым входом коммутатора 10, за исключением последней группы, где коммутатор отсутствует. Выходы компараторов 9 являются выходами устройства и соединены с управляющими входами соответствующих коммутаторов 10. Выход коммутатора 10 каждой предшествующей группы соединен с первым входом сумматора 8 последующей группы, а также с вторым входом коммутатора 10 названной группы, за исключением последней, где коммутатор отсутствует. Первый вход сумматора 8 первой группы соединен с нулевой шиной и вторым входом коммутатора 10 первой группы. Вторые входы сумматоров 8 соединены с соответствующими выходами делителя 7, который выполнен в виде резистивной матрицы, а прямые входы компараторов 9 групп соединены с входом первого коммутатора 3.

Устройство работает следующим образом.

При работе блоков 1 и 2 измерительных преобразователей на их выходах получают соответственно значения U1 и U2, несущие информацию об измеряемых величинах, которые характеризуют какое-либо свойство объектов. Значения U1 и U2 с выходов блоков 1 и 2 поступают соответственно на прямой и инверсный входы компаратора 5, который осуществляет операцию их сравнения. При этом его выходной сигнал несет информацию о том, какое из двух значений U1 и U2 измеряемых величин больше (или меньше) по отношению друг к другу. Сигнал с выхода компаратора 5 управляет работой первого и второго коммутаторов 3 и 4. При этом на управляющий вход коммутатора 3 он поступает непосредственно, а на управляющий вход коммутатора 4 через инвертор 6. Если U1<U2, то на выход первого коммутатора 3 с его первого входа подается значение U1, а на выход второго коммутатора 4 с его второго входа подается значение U2. Если U1>U2, на выход первого коммутатора 3 с его второго входа подается значение U2, а на выход второго коммутатора 4 с его первого входа значение U1. Таким образом, на выходе первого коммутатора 3 всегда находится меньшее из двух значений U1 и U2, в то время как на выходе второго коммутатора 4 всегда находится большее из них.

Пусть для определенности U1<U2. Тогда на выходе первого коммутатора 3 будет присутствовать значение U1, а на выходе второго коммутатора 4 значение U2. Последнее поступает на вход делителя 7, который осуществляет N раз деление U2 на основание системы счисления, в которой будет представлен результат измерения, возведенное в соответствующую степень. При двоичной системе счисления на выходах делителя 7 будут присутствовать N значений U2/2¹, U2/2², U2/2^N. Число выходов делителя 7 соответствует числу разрядов представления результатов измерения. При этом точность результата измерения будет определяться младшим разрядом, вес которого равен U2/2^N. Таким образом, чем больше N, тем выше точность измерения и лучше разрешающая способность.

Сигнал U2/2¹ с первого выхода делителя 7 поступает на вход сумматора 8 первой группы элементов 8, 9, 10, на другой вход которого с нулевой шины поступает нулевое значение. В результате на его выходе получаем сигнал A1= O+U2/2¹. Очевидно, что в первой группе элементов функционально можно обойтись без сумматора 8. Этот элемент введен в первую группу с целью унификации групп в расчете на интегральную технологию изготовления на одном кристалле. По этой же причине в последней группе может присутствовать не показанный на рисунке коммутатор, который функционально также не нужен. Сигнал A1 поступает на инверсный вход компаратора 9, на прямом входе которого присутствует сигнал U1. Если U1<A1, то на выходе (обозначим его a1) компаратора 9 первой группы будет уровень логического нуля. Если U1>A1, то на выходе a1 будет уровень логической единицы. Этот сигнал поступает на управляющий вход коммутатора 10 первой группы, на выход которого при a1=0 подается нулевой сигнал, а при a1=1 сигнал A1. Сигнал с выхода коммутатора 10 первой группы подается на первый вход сумматора 8 второй группы, на второй вход которого с второго выхода делителя 7 подается сигнал U2/2². Если на первом входе данного сумматора присутствует нулевое значение, то на его выходе получаем сигнал A2= 0+U2/2¹. Если же на первом входе этого сумматора присутствует значение A1, то сигнал на его выходе равен A2=A1+U2/2¹. Если U1<A2, то дальнейшая работа второй группы элементов 8, 9, 10 будет аналогична работе первой группы элементов, когда выполнялось условие U1<A1. Если U1>A2, дальнейшая работа второй группы будет аналогична работе первой группы, когда выполнялось условие U1>A1. При этом уровень логического нуля или единицы будет зафиксирован на выходе (обозначим его a2) компаратора 9 второй группы элементов. В первом случае на выходе коммутатора 10 второй группы получаем сигнал, присутствующий на выходе коммутатора 10 первой группы, O или A1; во втором случае этот сигнал равен сигналу на выходе сумматора 8 второй группы, соответственно A2= O+U2/2² или A2=A1+U2/2².

Аналогично работают последующие группы элементов. При этом на выходе aN компаратора 9 последней N-й группы будет зафиксирован бит информации (нулевой или единичный), соответствующий младшему разряду результата измерения.

Таким образом, двоичный код, зафиксированный на выходах компараторов 5, 9, будет соответствовать результату измерения. Дальнейшая обработка результата измерения может быть выполнена в цифровом виде. Математически результат измерения, связывающий значения U1 и U2, записывается в виде:
U1=U2[a1(1/2¹)+a2(1/2²)+.+aN(1/2^N)] (1)
если U1<U2;
U2=U1[a1(1/2¹)+a2(1/2²)+.+aN(1/2^N)] (2)
если U2<U1,
где a1, a2, aN записанные в компараторах 9 биты информации.

Информация о представлении результата измерения в виде (1) или (2) записана в компараторе 5.

Данное устройство позволяет повысить быстродействие по сравнению с прототипом в N раз, если суммарное время переходных процессов в группах элементов 8, 9, 10 не превышает периода тактовой частоты их стробирующих генераторов.

Использование: в измерительной технике, в частности при построении измерительных систем для очувствления роботов, функционирующих автономно от человека. Сущность изобретения: устройство для автономных измерений физических величин содержит два блока 1 и 2 измерительных преобразователей, подключенных соответственно, к первым и вторым входам первого 3 и второго 4 управляемых коммутаторов, компаратор 5, прямой вход которого подключен к выходу первого блока 1 измерительных преобразователей, а инверсный - к выходу второго блока 2 измерительных преобразователей. Выход компаратора 5 является одним из выходов устройства и подключен напрямую к управляющему входу коммутатора 3, а через инвертор 6 - к управляющему входу коммутатора 4, выход которого подключен к входу делителя 7, имеющего N выходов и выполненного в виде резистивной матрицы. Устройство содержит также N групп, каждая из которых включает в себя сумматор 8, компаратор 9, управляемый коммутатор 10. В последней группе управляемый коммутатор отсутствует. Выход сумматора 8 в каждой группе соединен с инверсным входом коммутатора 10, за исключением последней группы, где коммутатор отсутствует. Выходы компараторов 9 являются выходами устройства и соединены с управляющими входами соответствующих коммутаторов 10. Выход коммутатора 10 каждой предшествующей группы соединен с первым входом сумматора 8 последующей группы, а также с вторым входом коммутатора 10 упомянутой группы, за исключением последней. Первый вход сумматора 8 первой группы соединен с нулевой шиной и вторым входом коммутатора 10 первой группы. Вторые входы сумматоров соединены с соответствующими выходами делителя 7, который выполнен в виде резистивной матрицы, а прямые входы компараторов 9 групп соединены с входом первого коммутатора 3. 1 ил.

Устройство для автономных измерений физических величин, содержащее два блока измерительных преобразователей, два управляемых коммутатора, компаратор, инвертор, делитель, где выход первого блока измерительных преобразователей соединен с первыми входами первого и второго коммутаторов и прямым входом компаратора, выход второго блока измерительных преобразователей соединен с вторыми входами первого и второго коммутаторов и инверсным входом компаратора, выход которого является одним из выходов устройства и соединен с управляющим входом одного из названных коммутаторов напрямую, а через инвентор с управляющим входом другого, выход которого соединен с входом делителя, отличающееся тем, что устройство снабжено дополнительными группами из сумматора, компаратора и управляемого коммутатора, а также последней группой из сумматора и компаратора, выход сумматора в каждой группе соединен с инверсным входом соответствующего компаратора и первым входом коммутатора, там где он есть, выходы компараторов являются выходами устройств и соединены с управляющими входами соответствующих коммутаторов, выход коммутатора каждой предшествующей группы соединен с первым входом сумматора последующей группы, а также с вторым входом коммутатора названной группы, за исключением последней, первый вход сумматора первой группы соединен с нулевой шиной и вторым входом коммутатора первой группы, вторые входы сумматоров соединены с соответствующими выходами делителя, который выполнен в виде резистивной матрицы, а прямые входы компараторов групп соединены с выходом первого коммутатора.