УСТРОЙСТВО ДЛЯ АВТОНОМНЫХ ИЗМЕРЕНИЙ ФИЗИЧЕСКИХ ВЕЛИЧИН Российский патент 1999 года по МПК G01D1/16 

Изобретение относится к измерительной технике и может быть использовано в измерительных системах, функционирующих автономно от человека на всех этапах от восприятия до обработки и использования измерительной информации.

Известно устройство для автономных измерений физических величин, реализованное согласно способу [1].

Недостатком данного устройства является низкое быстродействие.

Известно устройство для автономных измерений физических величин, реализованное согласно способу [2], содержащее два блока измерительных преобразователей, два коммутатора, компаратор, инвертор и делитель.

Недостатком этого устройства является недостаточное быстродействие.

Целью изобретения является повышение быстродействия устройства.

На чертеже показана схема устройства для автономных измерений физических величин.

Устройство содержит два блока 1 и 2 измерительных преобразователей, выходы которых соединены соответственно с первыми и вторыми входами первого 3 и второго 4 управляемых коммутаторов, компаратор 5, прямой вход которого подключен к выходу первого 1 блока измерительных преобразователей, а инверсный - к выходу второго 2 блока измерительных преобразователей. Выход компаратора 5 является одним из выходов устройства и соединен напрямую с управляющим входом первого 3 коммутатора и через инвертор 6 - с управляющим входом второго 4 коммутатора, выход которого соединен с входом делителя 7, который имеет N выходов. Устройство содержит также N выходных компараторов и (N-1) группу элементов, включающих инвертор 9, коммутатор 10 и сумматор 11. В каждой такой группе выход инвертора 9 соединен со вторым входом коммутатора 10, выход которого соединен со вторым входом сумматора 11, выход которого соединен с первым входом сумматора 11 последующей группы и инверсным входом соответствующего выходного компаратора 8, выход которого соединен с управляющим входом коммутатора 10 последующей группы. Выход первого 3 коммутатора соединен с прямыми входами N выходных компараторов 8. Первый выход делителя 7 соединен с первым входом сумматора 11 первой группы и инверсным входом первого выходного компаратора 8, выход которого соединен с управляющим входом коммутатора 10 первой группы. Последующие (N-1) выходов делителя 7 соединены с входами инверторов 9 и первыми входами коммутаторов 10 соответствующих групп. Выходы N выходных компараторов 8 являются информационными выходами устройства.

Устройство работает следующим образом.

При работе блоков 1 и 2 измерительных преобразователей на их выходах получают соответственно значения U₁ и U₂, несущие информацию об измеряемых величинах, которые характеризуют какое-либо свойство объектов. Значения U₁ и U₂ с выходов блоков 1 и 2 поступают соответственно на прямой и инверсный входы компаратора 5, который осуществляет операцию их сравнения. При этом его выходной сигнал несет информацию о том, какое из двух значений U₁ или U₂ измеряемых величин больше (или меньше) по отношению друг к другу. Сигнал с выхода компаратора 5 управляет работой первого 3 и второго 4 коммутаторов. При этом на управляющий вход первого 3 коммутатора он поступает непосредственно, а на управляющий вход второго 4 коммутатора - через инвертор 6. Если U₁<U₂, то на выход первого 3 коммутатора с его первого входа подается значение U₁, а на выход второго 4 коммутатора с его второго входа подается значение U₂. Если U₁>U₂, на выход первого 3 коммутатора с его второго входа подается значение U₂, а на выход второго 4 коммутатора с его первого входа - значение U₁. Таким образом, на выходе первого 3 коммутатора всегда находится меньшее из двух значений U₁ или U₂, в то время как на выходе второго 4 коммутатора всегда находится большее из них.

Пусть для определенности U₁<U₂. Тогда на выходе первого 3 коммутатора будет присутствовать значение U₁, а на выходе второго 4 коммутатора - значение U₂. Последнее поступает на вход делителя 7, который осуществляет N раз деление U₂ на основание системы счисления, в которой будет представлен результат измерения, возведенное в соответствующую степень. При двоичной системе счисления на выходах делителя 7 будут присутствовать N значений U₂/2¹, U₂/2², U₂/2³ ..., U₂/2^N. Число выходов делителя 7 соответствует числу разрядов представления результата измерения. При этом точность результата измерения будет определяться младшим разрядом, вес которого равен U₂/2^N. Таким образом, чем больше N, тем выше точность измерения и лучше разрешающая способность устройства.

Сигнал с выхода первого 3 коммутатора поступает на прямые входы выходных компараторов 8. В данном случае для определенности это будет сигнал U₁.

Сигнал U₂/2¹ с первого выхода делителя 7 поступает на инверсный вход первого выходного компаратора 8. Если U₁<U₂/2¹, то на выходе (обозначим его A₁) этого компаратора будет уровень логического нуля. Если U₁>U₂/2¹, то на его выходе буде уровень логической единицы, то есть
(1)
Сигнал U₂/2² со второго выхода делителя 7 поступает непосредственно на первый вход коммутатора 10 первой группы элементов 9, 10, 11, а на второй его вход - через инвертор 9. На управляющий вход этого коммутатора поступает сигнал A₁ с выхода первого выходного компаратора 8. Если сигнал A₁=1, то на выходе коммутатора 10 первой группы будет присутствовать сигнал U₂/2². Если сигнал A₁= 0, то на выходе этого коммутатора будет присутствовать инверсный сигнал (-U₂/2²). Сигнал с выхода коммутатора 10 первой группы поступает на второй вход сумматора 11 этой же группы, первый вход которого объединен с инверсным входом первого выходного компаратора 8, и, следовательно, на него поступает сигнал U₂/2¹. В итоге на выходе этого сумматора будем иметь сигнал
(2)
Сигнал X₁ поступает на инверсный вход второго выходного компаратора 8, на прямой вход которого поступает сигнал U₁ с выхода первого 3 коммутатора. Если U₁<X₁, то на выходе (обозначим его A₂) этого компаратора будет уровень логического нуля. Если U₁>X₁, то на его выходе будет уровень логической единицы, то есть
(3)
Сигнал U₂/2³ с третьего выхода делителя 7 поступает аналогично предыдущему случаю непосредственно на первый вход коммутатора 10 второй группы элементов 9, 10, 11, а на второй его вход - через инвертор 9. На управляющий вход этого коммутатора поступает сигнал A₂ с выхода второго выходного компаратора 8. Если сигнал A₂=1, то на выходе коммутатора 10 второй группы будет присутствовать сигнал U₂/2³. Если A₂=0, то на выходе этого коммутатора будет присутствовать инверсный сигнал (-U₂/2³). Сигнал с выхода коммутатора 10 второй группы поступает на второй вход сумматора 11 этой же группы, первый вход которого объединен с инверсным входом второго выходного компаратора 8 и, следовательно, на него поступает сигнал X₁, определяемый выражением (2). В итоге на выходе этого сумматора будем иметь сигнал
(4)
Сигнал X₂ поступает на инверсный вход третьего выходного компаратора 8, на прямой вход которого поступает сигнал U₁ с выхода первого 3 коммутатора. Если U₁<X₂, то на выходе (обозначим его A₃) этого компаратора будет уровень логического нуля. Если U₁>X₂, то на его выходе будет уровень логической единицы, то есть
(5)
Аналогично работают последующие группы элементов 9, 10, 11. При этом на выходе сумматора 11 последней (N-1) группы элементов 9, 10, 11 будем иметь сигнал X_N-1 следующего вида
(6)
Сигнал X_N-1 поступает на инверсный вход последнего N-ого выходного компаратора 8, на прямой вход которого поступает сигнал U₁ с выхода первого 3 коммутатора. Если U₁<X_N-1, то на выходе (обозначим его A_N) этого компаратора будет уровень логического нуля. Если U₁>X_N-1, то на его выходе будет уровень логической единицы, то есть
(7)
Таким образом, двоичный код, зафиксированный на выходах компараторов 5 и 8, будет соответствовать результату измерения. Здесь выходной сигнал компаратора 5 несет информацию о том, какое из двух значений U₁ или U₂ измеряемых величин больше (или меньше) по отношению друг к другу, а сигналы A₁, A₂,... A_N выходных компараторов 8 соответствуют информационным разрядам. При этом A₁ является старшим разрядом, a A_N - младшим разрядом.

Дальнейшая обработка результата измерения может быть выполнена в цифровом виде. Математически результат измерения, связывающий значения U₁ и U₂, записывается следующим образом:
если U₁<U₂, то
U₁=U₂[A₁(1/2¹)+ A₂(1/2²)+...+ A_N(1/2^N)], (8)
если U₁>U₂, то
U₂=U₁[A₁(l/2¹)+A₂(l/2²)+... +A_N(1/2^N)], (9)
где A₁, A₂,...,A_N - данные (биты информации), записанные в компараторах 8.

Информация о представлении результата измерения в виде (8) или (9) записана в компараторе 5. Как было показано выше, сигнал с выхода компаратора 5 несет информацию о том, какое из двух значений U₁ или U₂ больше (или меньше) по отношению друг к другу.

Данное устройство позволяет повысить быстродействие по сравнению с аналогом [1] в 2^N раз, а по сравнению с прототипом [2] в N раз, если суммарное время переходных процессов в группах элементов 9, 10, 11 не превышает периода тактовой частоты стробирующих генераторов.

Источники информации
1. А.С. СССР N 1824521, МКИ G 01 D 21/00. Бюл. N 24, 1993.

2. Патент РФ N 2063613, МКИ G 01 D 21/00. Бюл. N 19, 1996.

Изобретение относится к измерительной технике и предназначено для использования в измерительных системах, функционирующих автономно на всех этапах от восприятия до обработки и использования измерительной информации. Устройство содержит два блока измерительных преобразователей, два управляемых коммутатора, компаратор, предназначенный для управления коммутаторами. На выходе одного из коммутаторов предусмотрен делитель. В состав устройства введены также N выходных компараторов и (N-1) групп элементов, каждая из которых имеет инвертор, коммутатор и сумматор. Эти группы связаны с выходными компараторами, выходы которых являются информационными выходами устройства. Фиксируемый на них двоичный код соответствует результату измерения. Его дальнейшая обработка выполняется в цифровом виде. Данное устройство по сравнению с известными позволяет повысить быстродействие в 2^N раз, если суммарное время переходных процессов в упомянутых группах элементов не превышает периода тактовой частоты стробирующих генераторов. 1 ил.

Устройство для автономных измерений физических величин, содержащее два блока измерительных преобразователей, два управляемых коммутатора, компаратор, инвертор, делитель, причем выход первого блока измерительных преобразователей соединен с первыми входами первого и второго коммутаторов и прямым входом компаратора, выход второго блока измерительных преобразователей соединен со вторыми входами первого и второго коммутаторов и инверсным входом компаратора, выход которого является одним из выходов устройства и соединен напрямую с управляющим входом первого коммутатора, а через инвертор - с управляющим входом второго коммутатора, выход которого соединен с входом делителя, отличающееся тем, что в него введены N выходных компараторов и (N-1) групп элементов, каждая из которых содержит инвертор, коммутатор и сумматор, причем в каждой группе выход инвертора соединен с вторым входом коммутатора, выход которого соединен с вторым входом сумматора, выход которого соединен с первым входом сумматора последующей группы и инверсным входом соответствующего выходного компаратора, выход которого соединен с управляющим входом коммутатора последующей группы, выход первого коммутатора соединен с прямыми входами N выходных компараторов, первый выход делителя соединен с первым входом сумматора первой группы и инверсным входом первого выходного компаратора, выход которого соединен с управляющим входом коммутатора первой группы, (N-1) последующих выходов делителя соединены с входами инверторов и первыми входами коммутаторов соответствующих групп, выходы N выходных компараторов являются информационными выходами устройства.