ТРЕНАЖЕР ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ МАТРИЦ Российский патент 1998 года по МПК G09B23/18 G09B9/00 

Изобретение относится к вычислительной технике и необходимо для изучения программно-управляемых цифровых устройств, реализованных в матричной логике.

Известны многофункциональные электрически программируемые логические матрицы (см. например, паспорт на микросхему КМ l556 XII8, 1988), включающие последовательно соединенные логические матрицы И, НЕ-И, ИЛИ, регистры обратной связи.

Готовые изделия не позволяют наглядно изучать структуру и микропрограммы программируемых логических матриц из-за высокой интеграции элементов на монолитной полупроводниковой подложке, поэтому промышленные образцы не пригодны для создания микротренажеров и для обучения операторов архитектуре матричных структур.

Известны тренажеры на светодиодных матрицах с моделированием цифровых блоков на ЦВМ [1]
Недостатками этих технических решений являются высокая сложность, низкая эффективность и отсутствие наглядности при изучении программного управления цифровых объектов. Недостатки определяются использованием мощных ЦВМ для моделирования элементарных алгоритмов и отсутствием диалогового режима между ЦВМ и оператором.

За прототип принят тренажер комбинаторных логических схем, содержащий регистр адреса и информационные регистры, соединенные с ЦВМ дешифратор и матричный индикатор, состоящий из матрицы светодиодов, инверторов и двух групп коммутирующих гнезд [2]
Тренажер удобен при изучении аппаратных средств цифровой техники, реализованной в комбинаторной логике, но не позволяет изучать функционирование элементов и непрактичен при обучении микропрограммному управлению цифровых элементов на базе матричной логики. Это вызвано отсутствием диалогового режима между ЦВМ и обучающимся, а также конструированием матрицы индикаторов на элементах комбинаторной логики и дискретных точечных светодиодах.

Имитационное моделирование требует мощного программного обеспечения, что приводит к нерациональному использованию программных, аппаратных и интеллектуальных ресурсов. Применение мощных ЦВМ для моделирования пакета элементарных алгоритмов низкоэффективно и непроизводительно, т.к. не позволяет применить системное программирование на языках высокого уровня, а инициирует написание программ на уровне микропрограммирования. Кроме того, как бы ни был высок уровень имитационного моделирования, моделируемый объект остается лишь копией натурного образца и не позволяет преодолеть психологический барьер в процессе обучения.

Следовательно, тренажеры с использованием ЦВМ для управления светодиодными матрицами не эффективны при имитационном моделировании программируемых логических матриц на уровне аппаратных средств и микропрограммного обеспечения, т. е. известные решения имеют низкие дидактические возможности для изучения архитектуры цифровых средств, реализованных на матричной логике.

В данном изобретении достигается расширение дидактических возможностей тренажера за счет изучения архитектуры матричной логики на уровне микропрограммного управления, а также сокращение аппаратурных затрат светодиодной матрицы.

На фиг. 1 и 2 приведены структурные схемы соответственно тренажера и матричного индикатора; на фиг. 3 дан пример программирования.

Тренажер содержит первый информационный регистр 1, первый матричный блок коммутации и индикации, условно представленный в виде частей 2 и 4, реализующих каждая матрицу элементов И, группу 3 элементов НЕ, второй матричный блок 5 коммутации и индикации, собранный по схеме светодиодной матрицы ИЛИ, второй информационный регистр 6. Разрядность информационных регистров 1 и 6 определяется числом разрядов шины строк соответственно первого и второго матричных блоков 2 (4) и 5. На фиг. 1 обозначены первые и вторые группы 7, 6 адресных входов, а также группы 9-11 входов коммутации.

Матричный блок 2 (4) реализует матрицы (фиг. 2) двухкоординатного типа мощностью mxn, где n и m соответственно разрядность строк и столбцов матрицы. Каждая матрица включает по числу разрядов в столбце m сегментных индикаторов 12. Одноименные сегменты индикаторов 12 соединены с соответствующими разрядами шины строк матрицы через две группы коммутирующих гнезд α_ij гдеi}ⁿ иj}^m i-я строка и j-й столбец матрицы. Светодиоды матрицы организуют на сегментах ij индикаторов 12, причем сегменты выполняют функцию катодов, а подложка индикаторов анодов светодиодов матричного индикатора.

Второй матричный блок 5 идентичен схеме первого блока 2 и имеет мощность mxl координат. Адресные входы матриц образованы двумя группами коммутирующих гнезд с номерами α_ij для части 2 первого блока, α*ij

для части 4 и β_jk - для второго блока 5. Адресные входы регистров 1 и 6 в соответствии с индикаторами блоков 2 и 5 обозначены δ_i и γ_k.

Регистр 6 служит для хранения и вывода результатов с выхода шины строк матричного блока 5, а также для коммутации выходных данных на вход тренажера при организации обратной связи. Обратная связь используется для создания и исследования последовательностных цифровых схем (триггеров, счетчиков, регистров и т.д.). При отсутствии обратной связи тренажер позволяет систематизировать и изучать комбинационные логические преобразователи (логические элементы, дешифраторы, мультиплексоры и т.п.). Коммутация информации через регистр 6 осуществляется по адресной шине {γ_k}n1

при поступлении нулевого потенциала, в противном случае обратная связь отсутствует. Код управления адресами позиционный.

Аналогично управляется регистр 1 по адресной шине {δ_i}n1

при этом на его выходе формируется код
где
Коммутация матричных блоков 2 (4) и 5 может быть электронной, электромеханической и механической. В предлагаемом техническом решении использована механическая коммутация как наиболее наглядная для развития моторной памяти. Коммутация адресных шин {α_ij,α*ij,γβ_jk} осуществляется посредством замыкания пары разрядных гнезд штекерами.

В исходном состоянии коммутационные гнезда α_ij,α*ij

,β_jk разомкнуты и соединения между строками и столбцами матрицы 2, 4, 5 отсутствуют. Так как аноды сегментных индикаторов 12 блока 2 и 4 подключены через резистор к положительному полюсу +E источника питания, то на выходах C_j разрядов столбцов присутствует положительный потенциал. В блоке 5 строки f_k через резиcторы объединены с корпусом, поэтому на выходах шины строк {f_k}n1 поддерживается нулевой потенциал и в разрядах индикатора (на схеме не показан) тренажера индицируются нули.

Тренажер позволяет синтезировать различные матричные схемы в соответствии с алгоритмом работы программируемой логической матрицы (см.Герасимов Б. И. Глинкин Е.И. Микропроцессорные аналитические приборы. М. Машиностроение, 1969, с.150)

где A_i= δ_ia_i информация в регистре 1.

Реализовать схему на тренажере можно по структурной формуле, временной диаграмме или таблице в соответствии с логической задачей. Как видно из выражения (1), можно синтезировать необходимую функцию посредством задания адреса {α_ij,α*ij

,β_jk} в матрицах 2, 4, 5. Адреса задают штрекерами, замыкая соответствующие гнезда матриц, конструктивно оформленных в виде коммутационных колодок размерностью m•n для блока 2 и 4 и l•m для блока 5.

Обучаемый собирает схему (например, по таблице истинности), замыкая штекеры в соответствии с мнемоническим правилом:
в матрице 2 штекеры устанавливаются по адресам α_ij, соответствующим значениям "I",
в матрице 4 штекеры фиксируются по адресам α*ij

со значениями "0",
на матрице 5 штекерами коммутируют адреса β_jk, соответствующие лишь значениям "I".

Матрицам И блока 2, 4 сопоставляют таблицу входных переменных {A_i}n1

а матрице ИЛИ блока 5 соответствует таблица выходных значений {f_k}l1
Рассмотрим программирование тренажера на примере элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, его структурная формула:

таблица истинности приведена на фиг. За. ПеременнымA₀, A₁} поставлены в соответствие строкиа, в; } матриц 2 и 4, выходные данные пусть коммутируются на разрядыf₀, f₁, f₂} матрицы ИЛИ. По таблице истинности построена схема матрицы (фиг. 3б). Единицы на входной таблице i•j (фиг. За) заменены точками на схеме. ЗначениямA₀₁ A₀₃ A₁₂ A₁₃ 1} соответствуют координатыa₁, a₃, b₂, b₃} (фиг. 3б). Для инверсных значенийA₀₀ A₀₂ A₁₀ A₁₁ 0} (фиг. За) отмечены соединения с координатами (фиг. 3б). На фиг. 3в приведены коммутационные колодки матрицы, со штекерами, реализующими функцию (2) согласно схеме матрицы, представленной фиг. 3б. Координатамa₁, a₃, b₂, b₃} соответствуют адреса {α₀₁,α₀₃,α₁₂,α₁₃} на матрице 2, координатам поставлены в соответствие адреса {α*00,α*02,α*10,α*11} матрицы 4. Значениям выходной таблицы (фиг. 3а) соответствуют координатыf₀₀, f₃₀, f₁₁, f₂₂} схемы (фиг. 3б) с той же индексацией и адреса {β₀₀,β₃₀,β₁₁,β₂₂} матрицы 5.

Для приведенного примера выражение (1) имеет вид:

а с учетом равенства указанных координат логической единице, находим

что соответствует минтермам таблицы истинности (см. фиг. 3а)
При замене A_i= δ_ia_i для δ_i= 1 получаем:

т. е. выражения (5) и (2) идентичны, что подтверждает соответствие между структурной формулой (1) и схемой светодиодной матрицы, реализованной на тренажере (фиг. 3в).

Обучаемый может анализировать работу скоммутированной на тренажере матричной схемы посредством задания значений входных переменных по таблице истинности. Реакцию схемы наблюдают по индикации сегментов знаковых индикаторов матрицы 2, 4 и 5. Значению "логическая единица" соответствует светящийся сегмент, темные сегменты обозначают наличие нулевого потенциала. Так как сегменты расположены согласно адресным входам матриц, обучаемый получает наглядную информацию о состоянии в межузловых соединениях программируемой матрицы для любых значений входных минтермов. При появлении положительного потенциала на выходах {f_k}n1

в блоке индикации тренажера регистрируется "1" по соответствующим разрядам.

Высокая наглядность и простота обращения позволяют анализировать и синтезировать цифровые устройства матричной логики на уровне схем и микропрограмм. Диалоговый режим обучаемого и микротренажера развивает моторную память и позволяет понять сущность работы цифровых матричных схем, что в итоге повышает качество обучения на порядок в отличие от известных решений.

Сравним по аппаратурным затратам предлагаемый матричный индикатор с прототипом, предполагая, что они имеют одинаковую мощность 3mn. В прототипе необходимо использовать S₁ 3mn светодиодов, а в предлагаемом решении S₂ 3m сегментных индикаторов. Из сопоставления S₁ и S₂ видно, что прототип содержит в n раз больше аппаратных средств, чем предлагаемая матрица.

Таким образом, использование сегментных индикаторов для реализации функций логического умножения и сложения в отличие от известных технических решений в n раз сокращает аппаратурные затраты и позволяет изучать архитектуру матричных цифровых устройств на уровне микропрограммного управления, что в итоге расширяет дидактические возможности тренажера программируемых логических матриц.

Изобретение относится к вычислительной технике. Его использование позволяет расширить дидактические возможности тренажера за счет изучения матричной логики на уровне микропрограммного управления. Тренажер содержит информационные регистры 1, 6, матричный блок коммутации и индикации, состоящий из двух частей 2 и 4. В тренажер введены группа 3 элементов НЕ и матричный блок 5 коммутации и индикации, причем в качестве элементов индикации используются сегментные индикаторы. 1 з.п. ф-лы, 3 ил.

1. Тренажер программируемых логических матриц, содержащий первый и второй информационные регистры и первый матричный блок коммутации и индикации, адресные входы первого информационного регистра являются первой группой адресных входов тренажера, а выходы подключены к соответствующим разрядам первой шины строк первого матричного блока коммутации и индикации, отличающийся тем, что в него введена группа элементов НЕ и второй матричный блок коммутации и индикации, входы и выходы элементов НЕ группы подключены соответственно к одноименным выходам первого информационного регистра и соответствующим разрядам второй шины строк первого матричного блока коммутации и индикации, разряды шины столбцов которого объединены с соответствующими разрядами шины столбцов второго матричного блока коммутации и индикации, разряды шины строк которого соединены с одноименными информационными входами второго информационного регистра, выходы которого подключены к соответствующим информационным входам первого информационного регистра, адресные входы второго информационного регистра являются второй группой адресных входов тренажера. 2. Тренажер по п.1, отличающийся тем, что матричный блок коммутации и индикации содержит m x n элементов коммутации (n число разрядов в шине строк блока, m число разрядов в шине столбцов блока) и m сегментных индикаторов, общие аноды которых подключены к соответствующим разрядам шины солбцов блока, а каждый i-й сегмент j-го сегментного индикатора через (i, j)-й элемент коммутации соединен с i-м разрядом шины строк блока.