СПОСОБ КОМПОНОВКИ ИНДИВИДУАЛЬНО ПРОЕКТИРУЕМЫХ ЛОГИЧЕСКИХ СХЕМ В ЗАКАЗНОЙ БИС Российский патент 1999 года по МПК H03K19/00 

Изобретение относится к области конструирования логических больших интегральных схем (БИС), используемых в вычислительной технике, а именно - к способу компоновки элементной базы и к системе элементов заказных БИС. Оно может найти широкое применение в автоматике, цифроаналоговой и телекоммуникационной технике.

Разработка элементной базы быстродействующих, высокоинтегральных БИС представляет собой сложную, комплексную и многоцелевую задачу, призванную совместить такие взаимоисключающие факторы, как достижение высокого быстродействия, малой потребляемой мощности, высокой степени интеграции, высокой помехоустойчивости, уменьшение стоимости и времени проектирования.

Одной из важнейших проблем при построении БИС является компоновка элементной базы. При создании современных высокопроизводительных компьютеров на БИС необходимо, чтобы элементная база БИС содержала обширную библиотеку логических схем (ЛС) с широким набором как логических функций, так и технических параметров. В оптимальном варианте такой компьютер требует применения практически в любом месте своей архитектуры индивидуально спроектированной по месту логической схемы с определенной логической функцией, топологией и с необходимыми электрическими и техническими параметрами (числом нагрузок, длиной линии связи, параметрами компонент, топологией, физическим расположением контактов, потребляемой мощностью и т.п.). Учитывая, что современный высокопроизводительный компьютер использует сотни тысяч и даже миллионы ЛС, то при разработке компьютера необходимо разработать библиотеку, включающую такое же количество индивидуально спроектированных типов ЛС (ИЛС). Необходимо отметить, что такая библиотека может быть практически использована только для этого компьютера, так как для другого потребуется иная библиотека ИЛС.

Для того чтобы удешевить и ускорить процесс создания заказных БИС, в настоящее время широко используется способ компоновки элементной базы, включающий комплекс операций по формированию библиотеки небольшого количества типов ЛС в виде стандартных логических ячеек (СЛЯ), используемый в разработках БИС на вентильных матрицах и на стандартных ячейках [1) A 2.2 W, 80 MHZ Superscalar RISC Microprocessor, Gian Gerosa and others, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 29, No. 12, December 1994, p.p. 1440-1454; 2) ECL gate arrays deliver more raw material for high-speed systems, Stan Droboc and Smeeta Gupta, Electronic Design, Feb. 6,1986, p.p. 127-135)]. В результате определяют состав и электрические схемы СЛЯ, размещают входы, выходы СЛЯ, выполняют топологии СЛЯ и т.д.

Однако из-за существенно ограниченного по количеству типов состава библиотеки СЛЯ (из нескольких сотен и тысяч типов), трудно создать ЭВМ с хорошими характеристиками.

Наиболее близким по технической сущности к предлагаемому изобретению является способ компоновки полностью заказных БИС [ (3) A VLSI Chip Set for a Multiprocessor Worksation - Part I: An RISC Microprocessor with Coprocessor Interface and Sup port for Symbolic IEEE JOURNAL OF SOLID- STATE CIRUITS, VOL. 24, No 6, December 1989, р.р. 1688-1698], заключающийся в формировании полного состава ИЛС на основе системы элементов, включающей параллельные логические образования (ПЛО). С помощью этого способа создаются наиболее совершенные ЭВМ. Способ включает аналогичный описанному состав операций. Однако из-за огромного количества ИЛС требует приложения значительного объема и интеллектуального, и ручного труда. Высокие технические характеристики компьютеров при этом достигаются дорогой ценой и большой длительностью времени разработки.

Второй не менее серьезной проблемой при построении современных БИС является также обеспечение 100%-ой трассируемости при максимальной плотности заполнения поверхности БИС логическим оборудованием. Трассируемость БИС зависит не только от количества используемых в БИС ЛС, но также от степени сложности выполняемых ими функций, числа выводов и числа нагрузок у ЛС. При попытке расположить на минимальной площади сложнофункциональные ЛС с большим числом выводов, а также нагрузок возникают дополнительные проблемы, связанные с образованием локальных сгустков трасс вокруг этих ЛС и необходимостью увеличения общего числа трасс.

Однако существующие ЛС различных элементных баз не имеют практических механизмов, позволяющих влиять на трассировку.

Третьей проблемой при построении БИС, связанной с элементной базой, является необходимость наличия в ней ЛС со средними, сложными, сверхсложными функциями, а также с тем, насколько эти функции близки по своим техническим параметрам к ЛС с простыми функциями.

Эта близость позволяет улучшить характеристики проектируемых ЭВМ за счет более широкого использования ЛС со сложными функциями.

В современных элементных базах сложные функции частично реализуются с помощью параллельной логики, но преимущественно они реализуются посредством сериесной логики, выполняемой либо путем последовательного соединения транзисторов, либо путем последовательного соединения транзисторов и вентилей. Если внимательно рассмотреть электрические схемы библиотек современных элементных баз БИC [ 1), 2), 3) и 4) 3.3-V. BiСmos Circuit Techniques for 250-MHZ RISC Arithmetic Modules, Kazuo Yano and other, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 27, N 3, MARCH 1992, p.p. 373-381], то можно обнаружить, что они используют много лишнего оборудования. Например, в составе ЛС ЭСЛ типа непосредственно для выполнения логики используется 20-50% оборудования, остальное (50-80%) выполняет служебные функции, то есть является паразитным балластом для логики.

При этом наихудшие сочетания между полезным и паразитным оборудованием чаще всего проявляются в ЛС с сериесной логикой, так как в них используются дополнительные схемные образования (СО) для смешения уровней напряжения логических сигналов.

В ЛС КМОП типа используется два дублирующих друг друга, параллельное и сериесное, логических образования (ПЛО и СЛО), выходы которых с условным названием токовые, объединены и образуют потенциальный выход ЛС. В КМОП ЛС только 50% оборудования является полезным.

Одним из главных способов увеличения производительности современных суперЭВМ является организация параллельной обработки информации. Однако такая обработка в основном осуществляется на уровне параллельного объединения исполнительных устройств, процессоров, ЭВМ. При этом увеличение производительности достигается за счет увеличения оборудования и потребляемой мощности. На более низком уровне параллельная обработка информации, использовавшаяся первоначально в ЛС на дискретных компонентах, позволяла не только увеличить быстродействие, но и также одновременно уменьшить оборудование и потребляемую мощность ЛС. Параллельная логика для образования сложных функций в современных элементных базах по ряду причин практически не используется. В связи с тем, что она обычно формируется в высокоомных (высокоинерционных) узлах ЛС, как например, в ЛС ЭСЛ и СМЛ типа, то с возрастанием числа входов ПЛО пропорционально увеличивается время задержки ЛС. Это не дает существенных преимуществ перед вариантом, когда аналогичные функции выполняются на простых вентилях. В ЛС КМОП увеличение числа входов приводит к квадратичному увеличению времени задержки одного из фронтов сигнала (пропорционально увеличивается паразитная емкость ПЛО и выходное сопротивление СЛО).

Отсутствие в современных элементных базах сложных функций с приемлемыми параметрами не позволяло разработчикам ЭВМ широко использовать их при проектировании логических устройств. Однако не вызывает сомнений, что чем ближе параметры сложных функций будут приближаться к параметрам простого 2-входного вентиля, тем шире могут быть использованы эти функции в логических устройствах.

Существует по крайней мере один пример из истории ЭВМ, в котором массово использовались сложные и сверхсложные функции. Это советские серийные высокопроизводительные ЭВМ БЭСМ-6, АС-6. С помощью этих серийных ЭВМ в 60-х - 70-х годах были укомплектованы многие научные центры СССР. В элементной базе БЭСМ-6, АС-6 широко применялись ЛС со сложными и сверхсложными функциями, включая функции с произведением числа входов по "И", "ИЛИ", равным 16-32. Массовое использование сверхсложных функций в ЛС было обязано выбранной элементной базе, в которой существенное расширение логики, выполняемой на диодах с малыми паразитными емкостями, не приводило к заметному ухудшению параметров ЛС. Это позволило уменьшить глубину логики, применять между регистрами только одну ступень логики со сложным параллельным логическим образованием и осуществлять работу ЭВМ на предельно возможной тактовой частоте.

Характерной особенностью современных быстродействующих БИС является то, что наибольший вклад в динамические параметры и потребляемую мощность оказывают внутренние линии связи. Прогресс в технологии лишь усиливает это влияние.

Наиболее близкой по технической сущности к предлагаемому изобретению является система элементов, использующая БиКМОП многовходовые вентили с обратной связью [4] , каждый из которых содержит два ПЛО, два СЛО и одно СО в виде усилителя тока с обратной связью, названные авторами статьи FML.

ЛС FML типа позволяют выполнять сложные и сверхсложные функции с более высоким быстродействием и меньшей потребляемой мощностью, чем ЛС типа КМОП. В этих ЛС во время переходного процесса переключения отключена паразитная емкость ПЛО, которая перезаряжается после прихода сигнала обратной связи с выхода ЛС. Время задержки FML в отличие от КМОП линейно увеличивается при расширении числа входов ЛС. Кроме того, FML обладает меньшей зависимостью времени задержки от напряжения питания и от емкости нагрузки. Различные виды ЛС FML типа, как например 5-й входовой и 9-й входовой вентили, содержат соответственно 35 и 51 транзистор, включая два биполярных транзистора.

В БИС, выполненном с помощью способа компоновки элементной базы на ИЛС, доля полезного оборудования при использовании ЛС с этими видами функций будет составлять всего 15-20%. В БИС, выполненном с помощью способа компоновки элементной базы на СЛЯ, доля полезного оборудования еще более уменьшится. Например, при применении девятивходового вентиля в виде СЛЯ для выполнения функции 5 NAND, доля полезного оборудования в 1,5 раза уменьшится и будет составлять всего 10%.

В основу изобретения положена задача разработки способа компоновки элементной базы с такими дополнительными действиями по оценке схемных узлов среди различных видов и типов ИЛС, а также системы элементов с такими дополнительными структурными образованиями, которые бы позволили упростить и ускорить процесс создания ИЛС с высоким быстродействием, большой плотностью упаковки и с малой потребляемой мощностью.

Эта поставленная задача решается тем, что в способе компоновки элементной базы заказных БИС, заключающемся в формировании ряда ИЛС на основе системы элементов, включающей ПЛО, согласно изобретению, в процессе формирования ИЛС раскладывают часть ЛС системы элементов на "q" (где q≥1) типов простейших элементов (ПЭ), которые представляют собой совпадающие схемные узлы по меньшей мере в двух ИЛС из ряда и состоят по меньшей мере из одного физического компонента БИС. Затем выполняют по меньшей мере один вид топологии каждого типа ПЭ с "p" значениями параметров, где p≥1. Формируют набор из Q типов стандартных ЛС (СЛС), предназначенных для построения логических устройств БИС, часть из которых состоит из ПЭ. После чего устанавливают соответствующие топологии ПЭ с возможностью дальнейшего их перемещения на задействованных входах и выходах соответствующих СЛС, выполняя предварительную топологию ИЛС. В заключение размещают и трассируют топологии ПЭ, формируя ИЛС с необходимыми топологиями, функциями, параметрами.

Поставленная задача также решается тем, что в предлагаемой системе элементов большой интегральной схемы, предназначенной для построения элементной базы, содержащей совокупность логических схем (ЛС), схемных образований (СО), логических образований (ЛО), часть из которых включают ПЛО с токовым выходом, реализующие функцию NOR, согласно изобретению, дополнительно введены:
- первый элемент нагрузки,
- второй элемент нагрузки,
- размножитель сигналов,
- мультиплексор,
- входной узел.

Первый элемент нагрузки предназначается для формирования нестандартного логического перепада напряжения U_л1 с минимальным значением 200 мВ. Он выполнен по схеме токового зеркала и имеет один свободный сигнальный вывод.

Второй элемент нагрузки предназначается для формирования в системе элементов стандартного логического перепада напряжения с величиной U_л, имеет один сигнальный вывод.

Размножитель сигналов состоит по меньшей мере из одного инвертора, вход и выход которого соответственно являются входом и выходом размножителя сигналов.

Мультиплексор состоит по меньшей мере из одного канала, содержащего один транзистор, сток, исток и затвор которого являются соответственно токовым выходом, токовым входом "данных" и входом управления мультиплексора. При этом для уменьшения входного сопротивления входов "данных" напряжение на его входах управления не должно превышать значения, обеспечивающего режим квазинасыщения выходного тока транзисторов мультиплексора.

Входной узел предназначен для передачи, а также для логического преобразования и передачи исходных сигналов, имеет один вход и один выход.

Выход входного узла подключен к сигнальному выводу первого элемента нагрузки и к входу размножителя сигналов, образуя первую дополнительную логическую схему (ПДЛС). Вход входного узла является входом-выходом ПДЛС, а выходы размножителя сигналов являются выходами ПДЛС.

Токовый выход ПЛО подключен к выходу входного узла, сигнальному выводу первого элемента нагрузки и к входу размножителя сигналов, образуя вторую дополнительную логическую схему (ВДЛС), входы которой являются входами ПЛО, а выходы являются выходами размножителя сигналов. Вход входного узла является входом-выходом ВДЛС.

Каждый вход "данных" мультиплексора подключен к выходу входного узла, а его выход к входу размножителя сигналов и к сигнальному выводу второго элемента нагрузки, образуя третью дополнительную логическую схему (ТДЛС). Вход каждого входного узла и каждый вход управления мультиплексора являются соответственно входами "данных" и управления ТДЛС. Выходы размножителя сигналов являются выходами ТДЛС.

Каждый вход "данных" мультиплексора подключен к выходу входного узла, а его выход к входу размножителя сигналов и к сигнальному выводу второго элемента нагрузки, по меньшей мере к одному из входов "данных" мультиплексора подключен выход ПЛО, образуя четвертую дополнительную логическую схему (ЧДЛС). Входы ПЛО, входы входных узлов и входы управления мультиплексора являются соответственно входами, входами "данных" и входами управления ЧДЛС. Выходы размножителя сигналов являются выходами ЧДЛС.

Первый и второй элементы нагрузки, размножитель сигналов, мультиплексор, а также ПЛО выполнены на ПЭ.

ПЭ размножителя сигналов, мультиплексора и ПЛО устанавливаются на задействованных входах и выходах СЛС, использующих эти образования при построении логических устройств.

Предлагаемые способ компоновки элементной базы и система элементов заказных БИС позволяют упростить правила и процесс формирования элементной базы БИС с тем, чтобы разработка каждого ИЛС могла эффективно выполняться САПР. Это достигается за счет того, что огромное множество различных по сложности ИЛС формируют, используя комбинации из небольшого количества типов мелких типовых узлов в виде простейших элементов (ПЭ), являющихся отдельными частями ИЛС.

Высокое быстродействие БИС, широкое использование в ЛС сложных и сверхсложных функций с малой зависимостью быстродействия от их степени сложности достигается благодаря преимущественному применению параллельной логики, формируемой в малоинерционных узлах ЛС.

Малая энергия потребления обеспечивается тем, что передача сигналов по линиям связи осуществляется со значительно меньшими величинами напряжения и тока, чем в современных КМОП БИС, что в свою очередь позволяет использовать БИС с низким напряжением питания.

Параллельная логика с малыми величинами логических сигналов напряжения, использующая малые токи потребления, позволяет по сравнению с современными КМОП и БиКМОП БИС существенно уменьшить число и размеры используемых транзисторов, тем самым повысить степень интеграции БИС.

Преимущественно однородное поле поверхности БИС, занятое произвольной логикой, формируется благодаря использованию структуры ЛС, состоящей из мелких, практически однотипных топологий ПЭ, которая может перестраиваться в зависимости от вида конфликтной ситуации, возникающей при трассировке. При этом уменьшается число и суммарная длина трасс.

Предлагаемая параллельная логика позволяет использовать транзисторы с одним типом полярности, уменьшить количество технологических операций изготовления БИС и снизить стоимость их изготовления.

Эти и другие преимущества изобретения станут понятны из следующего детального описания примеров его выполнения со ссылками на приложенный чертеж, на котором приведена блок-схема системы элементов, включающей схемные и логические образования, а также четыре дополнительные логические схемы.

Важной конструктивной особенностью предлагаемой элементной базы является простая технология формирования ИЛС, позволяющая эффективно использовать САПР для самых сложных и ответственных ее участков. Аналогом этой технологии может служить широко применяемая технология в строительной технике, в которой построение огромного количества архитектурных, производственных и жилых сооружений осуществляется с помощью маленького кирпичика, имеющего несколько стандартных размеров и окрашенного в разные цвета. В качестве таких кирпичиков для построения элементной базы предлагается использовать простейшие элементы (ПЭ), являющиеся совпадающими с схемными узлами по меньшей мере в двух видах, типах ИЛС, состоящие по меньшей мере из одного физического компонента. Например, в эмиттерно связанной логике совпадающими по схемотехнике узлами часто являются дифференциальные усилители, состоящие из двух транзисторов, переключатели тока, состоящие из трех транзисторов и трех сопротивлений, эмиттерные повторители из одного транзистора и нескольких сопротивлений, наборы из разного количества транзисторов, используемых в ПЛО на входах ЛС, источники тока и источники опорного напряжения, содержащие от двух до десяти физических компонент. Например, в прототипе для реализации ИЛС FML и КМОП типа, выполняющих все виды логических функций, могут быть выбраны три типа ПЭ, состоящие из:
1) пары транзисторов n-МОП и р-МОП с общим входом;
2) пары n-МОП транзисторов и пары p-МОП транзисторов с одним общим входом;
3) усилителя, содержащего два биполярных транзистора, три n-МОП транзистора, два p-МОП транзистора.

Используя соединения в поле трассировки и внутри топологий ПЭ, с помощью САПР могут быть спроектированы различные по сложности и параметрам ИЛС совместимые не только друг с другом, но и с другими видами элементных баз. Изменение параметров ИЛС, его потребляемой мощности, времени задержки, нагрузочной способности, времени задержки линий связи, величины логического сигнала и др. может осуществляться с помощью системы перестройки, содержащей наборы (подтипы) соответствующих пассивных и активных компонент. С целью организации оптимальной структуры элементов общего назначения могут быть также использованы наборы компонент общего назначения. Используя различные сочетания и комбинации сравнительно небольшого количества типов (несколько десятков) ПЭ, а также нескольких подтипов в каждом типе, отличающихся между собой видами топологий и параметрами компонент, САПР с их помощью может компоновать за короткое время огромное множество (миллионы) различных по схемотехнике, назначению и параметрам ИЛС, схем служебного и общего назначения.

Все это многообразие скомпонованных схем позволяет создавать БИСы, мало отличающиеся по своим параметрам от полностью заказных БИС. Разработка ПЭ осуществляется на основе системы элементов, используемой в БИС. При этом разрабатываются различные типы ПЭ, их электрические и функциональные схемы. Затем для каждого типа ПЭ формируются разные виды топологии с различными конфигурациями, градациями по мощности и другим назначениям. Производятся расчеты характеристик и параметров, разрабатываются правила, условия и алгоритмы компоновки ИЛС. Все эти сведения о ПЭ помещаются в библиотеку ПЭ.

Библиотека ПЭ предназначена для использования в САПР. Как правило, она недоступна для разработчиков БИС, которым в инструкции приведена только библиотека стандартных ЛС (СЛС). В особых случаях для использования новых элементов, отсутствующих в САПР, механизм компоновки которых не оговорен, а также при необходимости ручного формирования и др. библиотека ПЭ может быть представлена разработчику БИС высокой квалификации. На основе системы элементов формируется библиотека СЛС. Она разрабатывается аналогично библиотеке СЛЯ. Однако в отличие от последней библиотека СЛС не содержит топологий. Кроме того в ней находится небольшое число типов ЛС, каждая из которых может содержать, например, предельно возможный для этого типа состав ЛО с максимальным числом логических входов в каждом из них, поэтому библиотека СЛС не требует больших материальных и временных затрат. Она значительно более компактна и удобна для пользования при разработке БИС. Библиотека СЛС может быть использована для нескольких поколений технологий и для построения нескольких серий БИС.

Затем устанавливают топологии соответствующих типов и видов ПЭ с возможностью перемещения на задействованных входах и выходах СЛС, формируя предварительные топологии ИЛС.

Так, например, СЛС типа F выполняет максимальную функцию 8ИЛИ/8ИЛИ/8ИЛИ/8ИЛИ-4И с двумя выходами. Предположим, что в функциональной схеме проектируемого объекта используют два вида ИЛС:
1) 4ИЛИ/3ИЛИ/5ИЛИ/2ИЛИ-4И с двумя выходами;
2) 2ИЛИ/2ИЛИ2"И с одним выходом.

САПР в соответствии с типом и мощностью СЛС, указанной в функциональной схеме БИС, либо по результатам предварительной трассировки размещает соответствующие топологии ПЭ на задействованных входах и выходах СЛС, образуя таким образом необходимые виды ИЛС. Топологии ИЛС выполняются только во время работы САПР на этапе размещения и трассировки топологий ПЭ.

После описанных процессов САПР формирует обширную (многомиллионную) библиотеку ИЛС из электрических, функциональных и топологических схем, рассчитывает параметры ИЛС, используя результаты трассировки.

На чертеже представлена система элементов БИС, предназначенная для построения элементной базы, включающая совокупность схемных образований (СО), логических образований (ЛО), логических схем (ЛС), причем часть ЛО включает параллельные логические образования (ПЛО) с токовым выходом, реализующие функцию NOR.

Предлагаемая система элементов БИС, согласно изобретению, дополнительно включает первый элемент нагрузки 1 с одним сигнальным выводом, предназначенный для формирования нестандартного логического перепада напряжения U_л1 с минимальным значением 200 мВ и выполненный по известной схеме "токового зеркала".

Система также включает размножитель сигналов 2, предназначенный для размножения и инвертирования исходных сигналов как с токовыми, так и с потенциальными выходами, выполненный по меньшей мере на одном инверторе, вход и выход которого являются соответственно входами и выходами размножителя сигналов 2.

Система включает входной узел 3, предназначенный для передачи, а также для логического преобразования и передачи исходных сигналов, имеющий один вход и один выход. Выход входного узла 3 подключен к сигнальному выводу первого элемента нагрузки 1 и к входу размножителя сигналов 2, образуя первую дополнительную логическую схему 4 (ПДЛС 4). Вход 5 входного узла 3 является входом-выходом ПДЛС 4, а выходы 6 размножителя сигналов являются выходами ПДЛС 4. ПДЛС 4 предназначена для инвертирования и размножения исходных логических сигналов. Токовые выходы ПДЛС 4 могут быть объединены с соответствующими токовыми выходами других ЛС-источниками сигналов в выходное ПЛО в виде "проводного OR" (на чертеже эти схемы не показаны).

Токовый выход ПЛО 7 подключен к выходу входного узла 3, сигнальному выводу первого элемента нагрузки 1 и к входу размножителя сигналов 2, образуя вторую дополнительную логическую схему 8 (ВДЛС 8), входы которой являются входами 9 ПЛО 7, а выходы являются выходами 6 размножителя сигналов 2. Вход 5 входного узла 3 является входом- выходом ВДЛС 8. ВДЛС 8 в отличие от ПДЛС 4 имеет дополнительное входное ПЛО и поэтому позволяет выполнить более сложные логические функции. Вход-выход 5 ПДЛС 4 и ВДЛС 8, имея низкое входное сопротивление, является малоинерционным узлом, позволяющим подключать к нему широкий набор разных видов и типов ЛО, включая многовходовое ПЛО с малой зависимостью динамических параметров и потребляемой мощности от числа входов. Все СО и ЛО, подключенные к этому узлу, могут быть расположены как в непосредственной близости, так и на удалении друг от друга.

Система также включает логическое образование мультиплексор 10, состоящий по меньшей мере из одного канала, содержащего транзистор 11, сток, исток и затвор которого являются соответственно выходом 12, входом "данных" и входом управления 13 мультиплексора 10. При этом для уменьшения входного сопротивления входов "данных" напряжение на его входах управления не должно превышать значения, обеспечивающего режим квазинасыщения выходного тока транзисторов 11 мультиплексора 10.

Система также включает второй элемент нагрузки 14, предназначенный для формирования в системе стандартного логического перепада напряжения с величиной U_л и имеющий один сигнальный вывод.

Вход "данных" каждого канала мультиплексора 10 подключен к выходу входного узла 3, а его выход 12 - к входу размножителя 2 сигналов и к сигнальному выводу второго элемента нагрузки 14, образуя третью дополнительную логическую схему 15 (ТДЛС 15). Входы 5 входных узлов 3, входы 13 управления мультиплексора 10, выходы 6 размножителя 2 сигналов являются соответственно входами "данных", входами управления и выходами ТДЛС 15. ТДЛС 15 представляет собой многофункциональный мультиплексорный блок, состоящий по меньшей мере из одного канала. На чертеже приведен блок из трех каналов K₁, К₂, К_y.

Вход "данных" каждого канала мультиплексора 10 подключен к выходу входного узла 3, а его выход 12 подключен к входу размножителя 2 сигналов и к сигнальному выводу второго элемента нагрузки 14, по меньшей мере к одному из входов "данных" мультиплексора подключен токовый выход ПЛО 7 (на чертеже показано подключение ПЛО 7 только в одном канале K_y, образуя четвертую дополнительную логическую схему 16 (ЧДЛС 16). Входы 9 ПЛО 7, входы 5 входных узлов 3, входы управления 13 мультиплексора 10 являются соответственно входами, входами "данных", входами управления ЧДЛС 16. Выходы 6 размножителя 2 сигналов являются выходами ЧДЛС 16. ЧДЛС 16 отличается от ТДЛС 15 наличием ПЛО 7 в любом из мультиплексорных каналов. ТДЛС 15 и ЧДЛС 16 по существу представляют собой макрообразования, позволяющие выполнять от самых простых функций повторителя, инвертора и размножения сигналов до сверхсложных многовходовых логических функций. Входы "данных" и управления ТДЛС 15, ЧДЛС 16 являются малоинерционными узлами, так как входы "данных" имеют низкое входное сопротивление, а на входы управления подаются
сигналы с выходов ПДЛС 4, ВДЛС 8, имеющих низкое выходное сопротивление. К этим входам можно подключать широкий набор разных видов ЛО, включая многовходовые ПЛО с малой зависимостью динамических параметров и потребляемой мощности от числа входов. При этом разные виды ЛО, ПЛО, а также элементы ПЛО могут быть расположены как в непосредственной близости, так и на удалении друг от друга.

Предложенная система элементов сконструирована так, чтобы кроме основных требований, предъявляемых к ней по улучшению эксплуатационных параметров, она также позволяла бы наиболее оптимально осуществлять автоматизированную компоновку элементной базы, отличалась бы простотой и однородностью структуры. Элементы системы выполняются на ПЭ. ПЛО 7 и мультиплексор 10 содержат по одному транзистору на каждом входе, а размножитель 2 сигналов с токовыми выходами содержит по одному транзистору на каждом выходе. В зависимости от топологических норм изготовления транзисторов и трассировочных каналов связи эти элементы выполняются на транзисторных ПЭ из одного или нескольких типов, каждый из которых может содержать от одного до нескольких транзисторов.

При построении логических устройств ПЭ размножителя 2 сигналов, мультиплексора 10 и ПЛО 7 устанавливаются на задействованных входах и выходах СЛС, использующих эти образования.

Следует заметить, что в ТДЛС 15, имеющей одноканальный мультиплексор 10, вход 13 управления этого канала ТДЛС 15 может быть подключен к сигнальному выводу первого элемента нагрузки 1. Аналогичное подключение входа 13 управления может быть выполнено в одноканальном ЧДЛС 16.

Заметим, что в качестве инвертора размножителя 2 сигналов могут быть использованы различные варианты схем, как например:
- транзистор, затвор и сток которого являются соответственно входом и токовым выходом инвертора;
- транзистор, затвор которого является входом инвертора, а сток подключен к сигнальному выводу первого элемента нагрузки и является выходом инвертора;
- известная КМОП схема.

Заметим, что входной узел 3 может быть выполнен в любом из следующих вариантов:
- перемычки, позволяющей передавать исходный сигнал с входа 5 на выход входного узла 3;
- в виде известной схемы СЛО, осуществляющего функцию NAND, токовый выход которого подключен к входу 5 и выходу входного узла 3, а входы являются первой группой дополнительных входов входного узла 3;
- в виде комбинированного логического образования (КЛО), представляющего собой комбинацию ПЛО и СЛО, содержащего по меньшей мере три транзистора, стоки по меньшей мере двух из которых соединены параллельно и двух любых - последовательно, по меньшей мере один из стоков и затворы всех транзисторов являются соответственно токовым выходом и входами КЛО, токовый выход которого подключен к входу и выходу входного узла, а входы являются другой группой дополнительных входов входного узла 3;
- в виде СЛО и КЛО, токовые выходы которых подключены к входу 5 и выходу входного узла 3, а входы являются первой и другой группой дополнительных входов входного узла 3.

Мультиплексор 10 может также содержать по меньшей мере один элемент тока смещения с сигнальным выводом, подключенным к одному из входов "данных", выполняющий функцию высокоомного сопротивления и предназначенный для фиксации высокого уровня напряжения логического сигнала на этом входе.

Представленная на чертеже ВДЛС 8 работает следующим образом.

Исходные сигналы поступают на вход-выход в виде токов и на входы ПЛО, СЛО, КЛО в виде напряжений. На сигнальном выводе первого элемента нагрузки исходные токовые сигналы и преобразованные исходные сигналы напряжения формируют нестандартный логический сигнал напряжения U_л1 с необходимой вели чиной, которая может быть изменена в зависимости от конкретной ситуации. Наиболее удачным элементом нагрузки является известная схема "токового зеркала". ПДЛС 8 может использовать на выходе размножитель сигналов 2 как с токовыми, так и потенциальными инвертированными сигналами. Объединяя токовые выходы размножителей сигналов 2 соответствующих ЛС, можно сформировать выходные ПЛО, выполняющие дополнительную функцию NOR. В ПДЛС 4 отсутствует ПЛО 7, в остальном она работает аналогично ВДЛС 8.

Представленная на чертеже ЧДЛС 16 работает следующим образом. Исходные логические сигналы подаются в виде напряжений на входы 7 ПЛО 9, входы СЛО и КЛО, а также в виде токов - на входы "данных", в виде напряжений с величиной U_л1 - на входы управления. Исходные токовые сигналы и исходные сигналы напряжения, преобразованные в ПЛО 7, СЛО, КЛО, передаются в виде
токов через транзисторы мультиплексора 10 на сигнальный вывод второго элемента нагрузки 14, на котором формируется стандартный логический перепад напряжения U_л. В ТДЛС 15 отсутствует ПЛО 7, в остальном она работает аналогично ЧДЛС 16.

Предложенный способ позволяет упростить процесс компоновки элементной базы, заключающийся в формировании множества ИЛС с помощью более мелких схемных узлов в виде ПЭ. При этом процесс формирования ИЛС состоит из сравнительно простых операций по выполнению, размещению и трассировке топологий ПЭ, которые могут выполняться САПР с минимальными затратами ручного труда. Способ может быть применен в разработках новых заказных БИС, позволяет ускорить и удешевить процесс создания БИС.

Предложенная система элементов включает группу схемных и логических образований, позволяющих выполнять ЛС с малоинерционными входными узлами и использующих минимум оборудования.

Система элементов позволяет создавать полузаказные и полностью заказные БИС с высоким быстродействием, с значительно более высокой плотностью упаковки и с малой потребляемой мощностью. В основном это достигается за счет преимущественного применения параллельной логики, формируемой в малоинерционных узлах ЛС, а также благодаря передаче логических сигналов по линиям связи в виде тока с малой величиной напряжения.

Система и структура элементов позволяют также осуществлять компактную трассировку и плотную упаковку элементной базы. Это может быть выполнено использованием определенных правил при разработке БИС, позволяющих устранять конфликтные ситуации в поле трассировки.

Кроме того, применяемые в системе элементов логические образования могут быть выполнены на транзисторах с одним типом полярности, что позволяет уменьшить количество технологических операций при изготовлении БИС и тем самым снизить себестоимость их изготовления.

Предложенные способ компоновки элементной базы и система элементов заказных БИС могут найти широкое применение в разработках современных БИС.

Изобретение относится к конструированию БИС, используемых в вычислительной технике. Технический результат изобретения заключается в формировании множества индивидуально проектируемых логических схем (ИЛС) с помощью простейших элементов (ПЭ), являющихся совпадающими схемными узлами в части ИЛС, выполнении, установке, размещении и трассировке топологий ПЭ, в результате чего формируются ИЛС с необходимыми функциями, топологиями и параметрами. 1 ил.

Способ компоновки индивидуально проектируемых логических схем в заказной БИС, реализуемых на основе системы исходных элементов, отличающийся тем, что раскладывают часть логических схем системы исходных элементов на q типов, где q ≥ 2 простейших элементов, являющихся общими схемными узлами по меньшей мере в двух индивидуально проектируемых логических схемах и состоящих по меньшей мере из одного физического компонента, выполняют по меньшей мере один вид топологии каждого типа простейшего элемента с Р параметрами, где p ≥ 1 физических компонент, размещают и трассируют топологии простейших элементов, формируя индивидуально проектируемые логические схемы с необходимыми топологиями, функциями, параметрами.