УСТРОЙСТВО АДАПТИВНОГО УПРАВЛЕНИЯ ПЕРЕДАЧЕЙ ДАННЫХ В КАНАЛЕ МНОЖЕСТВЕННОГО ДОСТУПА Российский патент 2002 года по МПК H04L7/00 

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному радиоканалу, имеющему динамическую структуру.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1162016.16, МПК⁷ H 04 L 7/00, 1985 г.), включающее синхронизатор, первый элемент И, элемент задержки, элемент ИЛИ, счетчик, триггер цикла передачи, генератор случайных чисел, блок сравнения, триггер разрешения передачи, второй элемент И, формирователь импульсов.

Однако недостатком данного устройства является низкая пропускная способность канала множественного доступа.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1319298, МПК⁷ H 04 L 7/00, 1987 г.), содержащее генератор случайных чисел, синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки. При этом повышается степень использования пропускной способности радиоканала.

Однако недостатком данного устройства остается относительно низкая пропускная способность канала множественного доступа.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство управления передачей данных по радиоканалу (Патент РФ 2116004, МПК⁷ H 04 L 7/00, 1998 г.), содержащее генератор случайных чисел, синхронизатор, первый элемент И, счетчик, первый триггер, второй элемент И, первый блок сравнения, коррелятор, счетчик необслуженной нагрузки, счетчик обслуженной нагрузки, решающий блок, блок анализа адреса, причем сигнальный вход первого элемента И является сигнальным входом устройства, выход первого элемента И соединен с входом генератора случайных чисел и инверсным входом первого триггера, выход которого подключен к управляющему входу второго элемента И, выход которого соединен с управляющим входом первого элемента И, а сигнальный вход второго элемента И соединен с выходом синхронизатора и тактовым входом счетчика, выход которого соединен с первым информационным входом первого блока сравнения, вход коррелятора является информационным входом устройства, выход коррелятора соединен с входом решающего блока, второй и первый информационные выходы которого подключены к входам счетчиков соответственно необслуженной и обслуженной нагрузки, а информационно-адресный выход решающего блока соединен с информационно-адресным входом блока анализа адреса, адресный вход которого является адресным входом устройства, а первый и второй управляющие выходы блока анализа адреса являются соответственно первым и вторым информационными выходами устройства. Устройство-прототип обеспечивает повышение пропускной способности канала множественного доступа за счет адаптации к изменению параметров нагрузки.

Однако недостатком прототипа является относительно низкая пропускная способность, так как он имеет узкий диапазон адаптации к изменению параметров входящей нагрузки.

Целью изобретения является разработка устройства, повышающего пропускную способность за счет расширения диапазона адаптации к изменению параметров входящей нагрузки.

Поставленная цель достигается тем, что в известное устройство управления передачей данных в канале множественного доступа, содержащее генератор случайных чисел, синхронизатор, первый элемент И, счетчик, первый триггер, второй элемент И, первый блок сравнения, коррелятор, счетчик необслуженной нагрузки, счетчик обслуженной нагрузки, решающий блок, блок анализа адреса, причем сигнальный вход первого элемента И является сигнальным входом устройства, выход первого элемента И соединен со входом генератора случайных чисел и инверсным входом первого триггера, выход которого подключен к управляющему входу второго элемента И, выход которого соединен с управляющим входом первого элемента И, а сигнальный вход второго элемента И соединен с выходом синхронизатора и тактовым входом счетчика, выход которого соединен с первым информационным входом первого блока сравнения, вход коррелятора является информационным входом устройства, выход коррелятора соединен с входом решающего блока, второй и первый информационные выходы которого подключены к входам счетчиков соответственно необслуженной и обслуженной нагрузки, а информационно-адресный выход решающего блока соединен с информационно-адресным входом блока анализа адреса, адресный вход которого является адресным входом устройства, а первый и второй управляющие выходы блока анализа адреса являются соответственно первым и вторым информационными выходами устройства, дополнительно введены коммутатор режимов, третий элемент И, элемент ИЛИ, блок хранения, сумматор по модулю два, второй блок сравнения, дешифратор, второй триггер. При этом первый информационный вход коммутатора режимов соединен с выходом генератора случайных чисел. Второй информационный вход коммутатора режимов является управляющим входом устройства. Управляющий вход коммутатора режимов подключен к выходу второго блока сравнения. Первый информационный вход второго блока сравнения соединен с выходом блока хранения, а второй информационный вход соединен с выходом сумматора по модулю два. Первый и второй входы сумматора по модулю два соединены с выходами счетчиков соответственно необслуженной и обслуженной нагрузки. Выход коммутатора режимов соединен со вторым информационным входом первого блока сравнения. Первый выход первого блока сравнения соединен с первым входом элемента ИЛИ. Выход элемента ИЛИ соединен с прямым входом первого триггера и инверсным входом второго триггера и является выходом "Разрешение передачи" устройства. Выход второго триггера соединен с управляющим входом третьего элемента И. Сигнальный вход третьего элемента И соединен со вторым выходом первого блока сравнения, а выход соединен со вторым входом элемента ИЛИ. Прямой вход второго триггера соединен с выходом дешифратора, вход которого является приоритетным входом устройства.

Благодаря новой совокупности существенных признаков за счет введения коммутатора режимов, третьего элемента И, элемента ИЛИ, блока хранения, сумматора по модулю два, второго блока сравнения, дешифратора, второго триггера, и соответствующих новых связей обеспечивается повышение пропускной способности за счет расширения диапазона адаптации к изменению параметров входящей нагрузки. Это обеспечивается за счет перехода от алгоритма случайного множественного доступа к алгоритму бесконфликтного доступа с временным разделением при резко увеличивающейся величине входящей нагрузки. По мере нормализации нагрузки осуществляется обратный переход к алгоритму случайного множественного доступа.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".

Заявляемое устройство поясняется чертежами:
фиг.1 - функциональная схема устройства адаптивного управления передачей данных в канале множественного доступа;
фиг.2 - схема генератора случайных чисел 1;
фиг.3 - схема коммутатора режимов 7;
фиг.4 - схема решающего блока 19;
фиг.5 - схема блока анализа адреса 20.

Заявляемое устройство адаптивного управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из генератора случайных чисел 1, синхронизатора 2, первого элемента И 3, счетчика 4, первого триггера 5, второго элемента И 6, первого блока сравнения 8, коммутатора режимов 7, третьего элемента И 9, элемента ИЛИ 10, блока хранения 11, сумматора по модулю два 12, второго блока сравнения 13, дешифратора 14, второго триггера 15, коррелятора 16, счетчика необслуженной нагрузки 17, счетчика обслуженной нагрузки 18, решающего блока 19, блока анализа адреса 20. Сигнальный вход первого элемента И 3 является сигнальным входом устройства. Выход первого элемента И 3 соединен со входом генератора случайных чисел 1 и инверсным входом первого триггера 5. Выход первого триггера 5 подключен к управляющему входу второго элемента И 6. Выход второго элемента И 6 соединен с управляющим входом первого элемента И 5. Сигнальный вход второго элемента И 6 соединен с выходом синхронизатора 2 и тактовым входом счетчика 4. Выход счетчика 4 соединен с первым информационным входом первого блока сравнения 8. Вход коррелятора 16 является информационным входом устройства. Выход коррелятора 16 соединен с входом решающего блока 19. Второй и первый информационные выходы решающего блока 19 подключены к входам соответственно счетчиков необслуженной и обслуженной нагрузки 17 и 18. Информационно-адресный выход решающего блока 19 соединен с информационно-адресным входом блока анализа адреса 20. Адресный вход блока анализа адреса 20 является адресным входом устройства. Первый и второй управляющие выходы блока анализа адреса 20 являются соответственно первым и вторым информационными выходами устройства. Первый информационный вход коммутатора режимов 7 соединен с выходом генератора случайных чисел 1. Второй информационный вход коммутатора режимов 7 является управляющим входом устройства. Управляющий вход коммутатора режимов 7 подключен к выходу второго блока сравнения 13. Первый информационный вход второго блока сравнения 13 соединен с выходом блока хранения 11. Второй информационный вход второго блока сравнения 13 соединен с выходом сумматора по модулю два 12. Первый и второй входы сумматора по модулю два 12 соединены с выходами счетчиков соответственно необслуженной и обслуженной нагрузки 17 и 18. Выход коммутатора режимов 7 соединен со вторым информационным входом первого блока сравнения 8. Первый выход первого блока сравнения 8 соединен с первым входом элемента ИЛИ 10. Выход элемента ИЛИ 10 соединен с прямым входом первого триггера 5 и инверсным входом второго триггера 15 и является выходом "Разрешение передачи" устройства. Выход второго триггера 15 соединен с управляющим входом третьего элемента И 9. Сигнальный вход третьего элемента И 9 соединен со вторым выходом первого блока сравнения 8. Выход третьего элемента И 9 соединен со вторым входом элемента ИЛИ 10. Прямой вход второго триггера 15 соединен с выходом дешифратора 14, вход которого является приоритетным входом устройства.

При этом количество проводов в шинах, соединяющих выход генератора случайных чисел 1 с первым информационным входом коммутатора режимов 7, выход счетчика 4 с первым информационным входом первого блока сравнения 8, выход коммутатора режимов 7 со вторым информационным входом первого блока сравнения 8, а также управляющий вход устройства со вторым информационным входом коммутатора режимов 7, равно р. Число p определяется из условия: p=log₂k, где k - количество временных "окон", реализованных в канале множественного доступа. Число "окон" k определяется количеством корреспондентов, работающих в канале множественного доступа.

Количество проводов m в шинах, соединяющих выход блока хранения 11 с первым входом второго блока сравнения 13, выход сумматора по модулю два 12 со вторым информационным входом второго блока сравнения 13, выход счетчика необслуженной нагрузки 17 с первым входом сумматора по модулю два, выход счетчика обслуженной нагрузки 18 со вторым входом сумматора по модулю два 12, приоритетный вход устройства со входом дешифратора 14 определяется разрядностью m первичного кода. Например, для кода обработки информации КОИ-7, m=7, для кода КОИ-8 m=8.

Количество проводов L в шине, соединяющей адресный вход устройства с адресным входом блока анализа адреса 20, определяется разрядностью адреса заголовка сообщения, принятого системой адресования в канале множественного доступа.

Входящие в общую функциональную схему элементы имеют следующее назначение.

Генератор случайных чисел 1 предназначен для случайного выбора момента начала передачи в цикле передачи. Может быть реализован по схеме, показанной на фиг. 2. Он состоит из p генераторов шума 1.1, p D-триггеров 1.2, причем вход генератора случайных чисел 1 соединен с синхровходами D-триггеров 1.2, информационные входы которых соединены с выходами соответствующих генераторов шума 1.1. Выходы D-триггеров 1.2 являются выходом генератора случайных чисел 1.

Генераторы шума l.l₁-l.l_p предназначены для формирования случайно изменяющихся во времени выходных напряжений. Их схемы известны и описаны, например, в книге: Элементы радиоэлектронных устройств /Б.И. Коротков, - М.: Радио и связь, 1988, - рис. 7.24, с. 107.

D-тригтеры 1.2₁-1.2_p известны и описаны, например, в книге Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - с. 90-91.

Коммутатор режимов 7 предназначен для коммутации на второй информационный вход блока сравнения кодовой комбинации "окна", выбранной для передачи. Схема коммутатора режимов 7 может быть реализована, в частности, как показано на фиг.3. Коммутатор режимов 7 состоит из первого элемента И 7.1, второго элемента И 7.2 и элемента ИЛИ 7.3, причем первый информационный вход коммутатора режимов 7 является информационным входом первого элемента И 7.1, инверсный вход которого соединен с управляющим входом второго элемента И 7.2 и является управляющим входом коммутатора режимов 7, выход первого элемента И 7.1 соединен с первым входом элемента ИЛИ 7.3, выход второго элемента И 7.2 соединен со вторым входом элемента ИЛИ 7.3, выход которого является выходом коммутатора режимов 7.

Решающий блок 19 предназначен для определения факта успешной передачи в канале множественного доступа или в случае возникновения конфликтов для оценки кратности конфликта и коммутации пакета на вход блока анализа адреса 20. Одним из вариантов реализации решающего блока 19 может быть схема, показанная на фиг.4, при этом он состоит из N компараторов 19.1₁÷19.l_N, где N - количество корреспондентов, работающих в канале множественного доступа, инвертора 19.2, первого и второго формирователей импульсов 19.3, 19.4 соответственно, RS-тригтера 19.6, первого и второго элементов И 19.8, 19.9, N-входового элемента ИЛИ 19.5, преобразователя параллельного кода в последовательный 19.7, причем объединенные входы N компараторов 19.1₁-19.l_N и информационный вход второго элемента И 19.9 являются входом решающего блока 19, выход второго элемента И 19.9 является информационно-адресным выходом решающего блока 19, выход первого компаратора 19.1₁ соединен с входом первого формирователя импульсов 19.3 и с входом инвертора 19.2, выход которого соединен с входом второго формирователя импульсов 19.4, выход которого соединен с R входом триггера 19.6, S вход которого соединен с выходом первого формирователя импульсов 19.3, выход триггера 19.6 соединен с сигнальным входом первого элемента И 19.8, второй инверсный управляющий вход которого соединен с выходами N-1 компараторов 19.l₂-19.l_N и N-1 входами преобразователя параллельного кода в последовательный 19.7, выход которого является вторым информационным выходом решающего блока 19, выход первого элемента И 19.8 соединен с вторым входом второго элемента И 19.9 и одновременно является первым информационным выходом решающего блока 19.

Компараторы 19.1₁÷19.l_N предназначены для выработки управляющего сигнала логического уровня. Могут быть реализованы по схеме, описанной в книге: Микросхемы и их применение: справочное пособие /В.А. Батушев, В.Н. Мирошниченко, - М.: Радио и связь, 1983, - рис. 2.33 (б), с. 82.

Преобразователь кодов 19.7 предназначен для преобразования параллельного кода кодовой комбинации в последовательный код. Может быть реализован по схеме, описанной в книге: Полупроводниковые цифровые микросхемы. Справочник /В.Л. Шило, - Челябинск: Металлургия, 1989, рис. 2.52 а, с. 246-250.

Блок анализа адреса 20 предназначен для выделения адреса из заголовка пакета и принятия решения на дальнейшую ретрансляцию пакета в сети или вывод его абоненту. Одним из вариантов реализации блока анализа адреса 20 может быть схема, показанная на фиг.5, которая состоит из формирователя импульсов 20.4, триггеров 20.2, 20.3, 20.14, 20.15, элементов И 20.6, 20.7, 20.12, 20.13, 20.17, 20.18, счетчиков 20.9, 20.10, регистра сдвига 20.5, элементов ИЛИ 20.8, 20.16, L сумматоров по модулю два 20.11₁÷20.1l_L, инвертора 20.19, причем объединенные входы формирователя импульсов 20.4 и элемента И 20.17 являются информационно-адресным входом блока анализа адреса 20, выход формирователя импульсов 20.4 соединен с S входами первого и третьего триггеров 20.2 и 20.3, выход генератора тактовых импульсов 20.1 соединен с тактовыми входами элементов И 20.6, 20.7, 20.18, выход триггера 20.2 соединен с сигнальным входом элемента И 20.6, а выход элемента И 20.6 соединен с счетным входом счетчика 20.9, выходы счетчика 20.9 подключены к соответствующим входам элемента И 20.12, выход которого соединен с S входами триггеров 20.14 и 20.15 и R входами триггера 20.2 и счетчика 20.9. Выход триггера 20.14 подключен к управляющему входу элемента И 20.17, выход которого соединен с D входом регистра сдвига 20.5. Выход триггера 20.3 подключен к сигнальному входу элемента И 20.7, выход которого подключен к счетному входу счетчика 20.10, выходы которого соединены с соответствующими входами элемента И 20.13, выход которого соединен с R входами триггеров 20.3, 20.14, 20.15 счетчика 20.10. Выход триггера 20.15 подключен к сигнальному входу элемента И 20.18, выход которого подключен к счетному С-входу регистра сдвига 20.5, выходы 1÷L которого соединены с соответствующими входами элемента ИЛИ 20.8 а также с первыми входами L сумматоров по модулю два 20.11₁-20.11_L, на входы которых подаются элементы кодовой комбинации собственного адреса с адресного входа блока анализа адреса, который является адресным входом устройства, выход элемента ИЛИ 20.8 соединен с R входом регистра сдвига 20.5, выходы сумматоров 20.11₁÷20.1l_L соединены с 1÷L входами элемента ИЛИ 20.16 соответственно, выход которого является вторым информационным выходом блока анализа адреса 20 и устройства, а также соединен с входом инвертора 20.19, выход которого является первым информационным выходом блока анализа адреса 20 и устройства.

Генератор тактовых импульсов 20.1 известен и описан, например, в книге: Микросхемы и их применение: справ. пособие /1984, - с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 16.101, 176.

Счетчики 20.9, 20.10 известны и описаны, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - рис. 5.38, с. 169-172.

Регистр сдвига 20.5 предназначен для преобразования информации путем ее сдвига под воздействием сдвигающих (тактовых) импульсов. Может быть реализован по схеме, описанной, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А. М. Сидорова, - СПВВИУС, 1995, - рис. 5.28, с. 158-159.

Сумматоры по модулю два 12, 20.11₁÷20.1l_L, предназначены для суммирования по модулю два в двоичном коде двух разрядов, поступающих на входы каждого из них. Может быть реализован по схеме, описанной, например, в книге: Импульсные и цифровые устройства. Цифровые устройства и их проектирование на микросхемах /О. И. Лебедев, А.М. Сидоров, - Л.: ВАС, 1980, - рис. 2.9, с. 31-34.

Формирователи импульсов 19.3, 19.4, 20.4, входящие в решающий блок 19 и блок анализа адреса 20, предназначены для формирования из логического уровня короткого импульса, идентичны, известны и описаны, например, в книге: Основы цифровой техники /Л. А. Мальцева. - М.: Радио и связь, 1986, - рис. 21, с. 30.

Логические элементы И 3, 6, 7.1, 7.2, 9, 19.8, 19.9, 20.6, 20.7, 20.12, 20.13, 20.17, 20.18, входящие в описываемое устройство, коммутатор режимов 7, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Основы цифровой техники /Л.А. Мальцева, Э.М. Фромберг. - М.: Радио и связь, с. 30-31. Могут быть реализованы на ИМС серий 133 и 564.

Логические элементы ИЛИ 7.3, 10, 19.5, 20.8, 20.16, входящие в коммутатор режимов 7, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - рис. 2.4, с. 39-41.

RS-триггеры 5, 15, 19.6, 20.2, 20.3, 20.14, 20.15, входящие в описываемое устройство, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Микросхемы и их применение: cправ. пособие /В. А. Батушев, В. Н. Вениаминов, В.Г. Ковалев и др. - М.: Радио и связь, 1984, - с. 122, рис. 4.16. Могут быть реализованы на ИМС серий 133, 564.

Инверторы 19.2, 20.19 предназначены для формирования выходного напряжения с логическим уровнем, противоположным логическому уровню входного напряжения. Может быть реализован по схеме, описанной, например, в книге: Справочная книга радиолюбителя-конструктора: в двух книгах под ред. Н.И. Чистякова, кн.1, - М.: Радио и связь, 1993, - рис. 1.47в, с. 30.

Синхронизатор 2 представляет собой генератор тактовых импульсов и описан, например, в книге Микросхемы и их применение: справ. пособие. /1984, с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.

Первый и второй блоки сравнения 8 и 13 известны и описаны, например, в книге Импульсные цифровые устройства /И.О. Лебедев, А.М. Сидоров. - Л.: ВАС, 1980, - с. 51-53, рис. 2.33, 2.34. Могут быть реализованы на ИМС серий 133, 564.

Счетчик 4, счетчик необслуженной нагрузки 17 и счетчик обслуженной нагрузки 18 описаны, например, в книге: Микросхемы и их применение: справ. пособие /В.А. Батушев, В.Н. Вениаминов, В.Г. Ковалев и др. - М.: Радио и связь, 1984, - 139, рис. 4.38. 13. Могут быть реализованы на ИМС серий 176, 564.

Блок хранения 11 предназначен для хранения и выдачи информации о пороговом значении величины необслуженной нагрузки и описан, например, в книге: Популярные цифровые микросхемы. Справочник /В.Л. Шило, - М.: Радио и связь, 1987, рис. 1.120а, с. 163-174.

Дешифратор 14 предназначен для выдачи сигнала логической единицы на установочный вход триггера 15 в случае, если приоритет передаваемого данным устройством высший и описан, например, в книге: Популярные цифровые микросхемы. Справочник /В. Л. Шило, - М.: Радио и связь, 1987, рис. 1.95, с. 130-142.

Коррелятор 16 предназначен для согласованного приема широкополосных сигналов пользователей. Он представляет собой квазикогерентный приемник с поиском и синхронизацией по времени и частоте и описан, например, в книге: Системы связи с шумоподобными сигналами /Л.Е. Варакин. - М.: Радио и связь, 1985, - с. 315-323. Может быть реализован на ИМС серий 176, 155.

Сущность работы устройства заключается в следующем.

При небольшом значении входящей нагрузки Λ_вх, не превышающем критического значения Λ_крит: Λ_вх<Λ_крит, устройство работает в соответствии с алгоритмом случайного множественного доступа аналогично устройству-прототипу. При увеличении входящей нагрузки до критического и более: Λ_вх>Λ_крит, устройство переходит в область зависимости пропускной способности S от входящей нагрузки Λ S(Λ) с отрицательной кривизной. Критическое значение входящей нагрузки определяется свойствами канала множественного доступа.

При этом канал множественного доступа без принятия специальных мер быстро переходит в состояние перегрузки, а затем блокировки, при котором в канале множественного доступа абонентами многократно повторяются попытки передачи. Однако из-за постоянных конфликтов, возникающих в результате одновременной передачи несколькими абонентами, эти многократно повторяющиеся попытки передачи абонентов являются неуспешными и снова повторяются. Заявленное устройство в данной ситуации переходит в режим множественного доступа с временным разделением. При этом за каждым абонентом жестко закрепляют индивидуальное временное "окно" для передачи информации. Такая мера позволяет полностью устранить конфликты при сохранении работоспособности до момента нормализации входящей нагрузки, т.е. до момента, когда значение входящей нагрузки снова будет меньше критического значения: Λ_вх<Λ_крит.
В результате такого алгоритма работы заявленного устройства значительно расширяется диапазон адаптации устройства к изменению величины входящей нагрузки.

При этом заявленное устройство работает следующим образом.

При включении питания триггер 5 устанавливается в единичный режим (то есть режим хранения логической единицы). Синхронизатор 2 выдает импульсы с интервалом, равным длительности окна (то есть равным длительности интервала передачи пакета), при этом импульсы поступают на первый вход второго элемента И 6 и на второй вход счетчика 4, вызывая последовательную смену на выходе счетчика 4 кодовых комбинаций (число кодовых комбинаций равно числу "окон" в цикле передачи).

При появлении в канале множественного доступа передаваемой информации на выходе коррелятора 16 выделяется отклик поступающего сигнала. Решающий блок 19 по данному отклику определяет количество корреспондентов, одновременно передающих информацию в канале множественного доступа. Если величина отклика свидетельствует о конфликте двух и более корреспондентов, то со второго информационного выхода решающего блока 19 информация о кратности конфликта (то есть о количестве конфликтующих корреспондентов) поступает на вход счетчика необслуженной нагрузки 17. Если в канале множественного доступа информацию передает один корреспондент, то на единицу увеличивается содержимое счетчика обслуженной нагрузки 18. При этом блок анализа адреса 20 выделяет из пакета комбинацию адреса и после его анализа выдает на сигнальные выходы устройства один из сигналов: "Вывод информации" (если адрес получателя совпал с собственным адресом) или "Ретрансляция" (если адрес получателя не совпал с собственным).

Значения количества пакетов, попавших в конфликт и успешно переданных, с выходов счетчиков 17 и 18 соответственно поступают на соответствующие входы сумматора по модулю два 12. С выхода последнего кодовая комбинация, содержащая информацию о количестве необслуженных пакетов, поступает на второй вход блока сравнения 13. На первый вход блока сравнения 13 поступает информация о пороговом значении количества необслуженных пакетов (с выхода блока хранения 11). Если полученное значение превышает пороговое, то сигналом с уровнем логической единицы, поступающим с выхода блока сравнения 13 на управляющий вход коммутатора режимов 7, устройство переводится в режим множественного доступа с временным разделением (МДВР). При этом кодовая комбинация, соответствующая постоянному номеру "окна", выделенному данному устройству, через коммутатор режимов 7 поступает на второй информационный вход блока сравнения 8 (тем самым реализуется передача пакетов только в выделенном устройству "окне" в соответствии с алгоритмом МДВР). Возвращение к режиму случайного множественного доступа возможно только в случае нормализации нагрузки).

При возникновении необходимости в передаче пакета на сигнальный вход устройства в виде уровня логической единицы поступает сигнал запроса передачи. Одновременно с сигналом запроса передачи на приоритетный вход устройства в параллельном коде поступает кодовая комбинация, соответствующая приоритету пакета, предназначенного для передачи. При этом очередной сигнал в виде единичного импульса поступает с выхода синхронизатора 2 через открытый второй элемент И 6 на второй вход первого элемента И 3. Так как последний открыт по первому входу сигналом запроса передачи, то единичный импульс с выхода первого элемента И 3 поступает на инверсный вход триггера 5, переводя его в нулевое состояние, а также на вход генератора случайных чисел 1, который в параллельном коде выдает со своего выхода на первый вход коммутатора режимов 7 кодовую комбинацию, соответствующую номеру "окна" в цикле передачи, выбранному для передачи пакета. При этом триггер 5 сигналом с уровнем логического нуля закрывает второй элемент И 6.

Если приоритет пакета отличен от высшего, то кодовая комбинация с выхода генератора случайных чисел 1 через коммутатор режимов 7 поступает на второй информационный вход блока сравнения 8.

В момент совпадения кодовых комбинаций на первом и втором информационных входах блока сравнения 8 последний выдает сигнал "Разрешение передачи" в виде единичного импульса на выход устройства, а также переводит триггер 5 в единичное состояние, а триггер 15 в нулевое состояние (при этом сигналы "Запрос передачи" и "Приоритет пакета" с сигнального входа устройства и приоритетного входа устройства соответственно абонентом снимаются). Таким образом, устройство готово к передаче очередного пакета.

Если приоритет пакета высший, то дешифратор 14 сигналом с уровнем логической единицы переводит триггер 15 в единичное состояние. При этом третий элемент И 9 открывается по второму входу, в связи с чем сигнал "Разрешение передачи" поступает на выход устройства немедленно (тем самым обеспечивается немедленная передача в канале множественного доступа пакета высшего приоритета).

Генератор случайных чисел 1, функциональная схема которого приведена на фиг.2, работает следующим образом.

На D-входах каждого из триггеров 1.2₁-1.2_p имеют место случайно изменяющиеся во времени выходные напряжения независимых генераторов шума 1.1₁-l.1_р. Если в момент появления импульса на счетном входе С i-го триггера 1.2_i, выходное напряжение i-го генератора шума 1.1_i ниже порога срабатывания триггера, то на выходе триггера будет иметь место уровень логического нуля (в противном случае - уровень логической единицы). Случайная кодовая комбинация с выходов триггеров 1.2₁-1.2_p поступает на выход генератора случайных чисел 1.

Коммутатор режимов 7, схема которого представлена на фиг.3, работает следующим образом.

Если нагрузка в канале не превышает порогового значения, то на управляющем входе коммутатора режимов 7 зафиксирован сигнал с уровнем логического нуля, при этом второй элемент И 7.2 закрыт, а первый элемент И 7.1 открыт по инверсному входу, поэтому кодовая комбинация, поступающая на первый информационный вход коммутатора режимов 7 через открытый первый элемент И 7.1 и элемент ИЛИ 7.3, поступает на выход коммутатора режимов 7. При поступлении на управляющий вход коммутатора режимов 7 сигнала с уровнем логической единицы первый элемент И 7.1 закрывается, а второй элемент И 7.2 открывается, в связи с чем со второго информационного входа коммутатора режимов 7 на его выход поступает кодовая комбинация, соответствующая номеру "окна", выделенному данному устройству для передачи информации в режиме МДВР.

Решающий блок 19, показанный на фиг.4, работает следующим образом.

Информация из канала множественного доступа с выхода коррелятора 16 поступает на вход решающего блока 19. Здесь отклик коррелятора поступает на входы компараторов 19.1₁÷19.l_N. Если величина отклика превышает порог срабатывания компаратора 19.1₁, но не превышает порога срабатывания компаратора 19.1₂ (то есть в канале множественного доступа работает только один корреспондент), то сигнал с уровнем логической единицы с выхода компаратора 19.1₁ при посредстве формирователей импульсов 19.3 и 19.4 и инвертора 19.2 переводит триггер 19.6 в режим хранения логической единицы. При этом наличие на управляющем инверсном входе элемента И 19.8 уровня логического нуля приводит к появлению на выходе элемента И 19.8 сигнала с уровнем логической единицы, что обеспечивает прохождение информации через элемент И 19.9 на информационно-адресный выход решающего блока 19. Одновременно сигнал поступает на первый информационный выход решающего блока 19 (и далее на вход счетчика обслуженной нагрузки 18). Если в канале множественного доступа произошел конфликт, то величина отклика коррелятора будет пропорциональна числу конфликтующих корреспондентов: поэтому на выходах j первых компараторов, из общего числа N появляются сигналы с уровнем логической единицы, которые поступают на соответствующие входы преобразователя кодов 19.7, который со второго информационного выхода решающего блока 19 в последовательном коде передает кодовую комбинацию, соответствующую числу конфликтующих корреспондентов, на вход счетчика необслуженной нагрузки 17.

При передаче в канале множественного доступа информации содержимое пакета с информационно-адресного выхода решающего блока 19 поступает на информационно-адресный вход блока анализа адреса 20, показанного на фиг.5. При этом импульс с выхода формирователя импульсов 20.4 переводит RS-триггеры 20.2, 20.3 в единичное состояние. В результате последовательность тактовых импульсов через открытые элементы И 20.6, 20.7 поступает на счетные входы C₁ счетчиков 20.9, 20.10.

Счетчик 20.9 отсчитывает количество символов заголовка, предшествующих символам адреса, после чего сигналом с уровнем логической единицы переводит RS-триггер 20.2 в нулевое состояние (поступление тактовых импульсов на вход счетчика 20.9 прекращается), a RS-триггеры 20.14, 20.15 - в единичное (при этом на вход синхронизации С регистра сдвига 20.5 поступает последовательность тактовых импульсов, а на его информационный вход D - последовательность символов заголовка пакета, начиная с первого символа адреса).

Счетчик 20.10, закончив отсчет количества символов, предшествующих символам адреса, и количества символов самого адреса, выдает сигнал с уровнем логической единицы на входы R RS-триггеров 20.14, 20.3, 20.15 и переводит их в нулевое состояние. При этом поступление информации и тактовых импульсов на входы регистра сдвига 20.5 прекращается. Кодовая комбинация адреса, выделенная из заголовка пакета, в параллельном коде поступает с выходов регистра сдвига 20.5 на входы элемента ИЛИ 20.8 (при этом сигнал с уровнем логической единицы с выхода элемента ИЛИ 20.8 поступает на вход R регистра сдвига 20.5 и переводит его в нулевое состояние), а также на первые входы сумматоров по модулю два 20.11_l÷20.1l_L, при этом на вторые входы последних поступает кодовая комбинация собственного адреса. Если адрес в заголовке пакета совпал с собственным адресом, то появляется сигнал на первом информационном выходе устройства (в противном случае появляется сигнал на втором информационном выходе устройстве).

Таким образом, за счет изменения алгоритма множественного доступа, реализуемого заявленным устройством, обеспечивается расширение диапазона адаптации к изменениям входящей нагрузки, и как следствие - повышение пропускной способности канала множественного доступа.

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному радиоканалу, имеющему динамическую структуру. Техническим результатом является разработка устройства, повышающего пропускную способность за счет расширения диапазона адаптации к изменению параметров входящей нагрузки. Это достигается тем, что заявляемое устройство адаптивного управления передачей данных в канале множественного доступа состоит из генератора случайных чисел, синхронизатора, первого элемента И, счетчика, первого триггера, второго элемента И, первого блока сравнения, коммутатора режимов, третьего элемента И, элемента ИЛИ, блока хранения, сумматора по модулю два, второго блока сравнения, дешифратора, второго триггера, коррелятора, счетчика необслуженной нагрузки, счетчика обслуженной нагрузки, решающего блока, блока анализа адреса. 5 ил.

Устройство адаптивного управления передачей данных в канале множественного доступа, содержащее генератор случайных чисел, синхронизатор, первый элемент И, счетчик, первый триггер, второй элемент И, первый блок сравнения, коррелятор, счетчик необслуженной нагрузки, счетчик обслуженной нагрузки, решающий блок, блок анализа адреса, причем сигнальный вход первого элемента И является сигнальным входом устройства, выход первого элемента И соединен с входом генератора случайных чисел и инверсным входом первого триггера, выход которого подключен к управляющему входу второго элемента И, выход которого соединен с управляющим входом первого элемента И, а сигнальный вход второго элемента И соединен с выходом синхронизатора и тактовым входом счетчика, выход которого соединен с первым информационным входом первого блока сравнения, вход коррелятора является информационным входом устройства, выход коррелятора соединен с входом решающего блока, второй и первый информационные выходы которого подключены к входам счетчиков соответственно необслуженной и обслуженной нагрузки, а информационно-адресный выход решающего блока соединен с информационно-адресным входом блока анализа адреса, адресный вход которого является адресным входом устройства, а первый и второй управляющие выходы блока анализа адреса являются соответственно первым и вторым информационными выходами устройства, отличающееся тем, что дополнительно введены коммутатор режимов, третий элемент И, элемент ИЛИ, блок хранения, сумматор по модулю два, второй блок сравнения, дешифратор, второй триггер, причем первый информационный вход коммутатора режимов соединен с выходом генератора случайных чисел, а второй информационный вход коммутатора режимов является управляющим входом устройства, управляющий вход коммутатора режимов подключен к выходу второго блока сравнения, первый информационный вход которого соединен с выходом блока хранения, а второй информационный вход соединен с выходом сумматора по модулю два, первый и второй входы которого соединены с выходами счетчиков соответственно необслуженной и обслуженной нагрузки, выход коммутатора режимов соединен с вторым информационным входом первого блока сравнения, первый выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с прямым входом первого триггера и инверсным входом второго триггера и является выходом "Разрешение передачи" устройства, выход второго триггера соединен с управляющим входом третьего элемента И, сигнальный вход которого соединен со вторым выходом первого блока сравнения, а выход соединен со вторым входом элемента ИЛИ, прямой вход второго триггера соединен с выходом дешифратора, вход которого является приоритетным входом устройства.