УСТРОЙСТВО УПРАВЛЕНИЯ ПЕРЕДАЧЕЙ ДАННЫХ В КАНАЛЕ МНОЖЕСТВЕННОГО ДОСТУПА Российский патент 2002 года по МПК H04L7/00 

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному каналу, имеющему динамическую неполносвязную структуру.

Заявленное изобретение расширяет арсенал средств данного назначения.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1162058, МПК 5 H 04 L 7/00, 1985 г.), содержащее последовательно соединенные синхронизатор и первый элемент И, а также элемент задержки, элемент ИЛИ и последовательно соединенные счетчик и триггер цикла передачи, последовательно соединенные генератор случайных чисел, блок сравнения и триггер разрешения передачи, а также последовательно соединенные второй элемент И и формирователь импульсов, что позволяет увеличить степень использования пропускной способности канала. Однако данное устройство обладает недостаточной скоростью передачи по радиоканалу.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство для управления передачей данных по радиоканалу (Патент РФ 2099889, Н 04 L 7/00, опубликованное 10.01.95), состоящее из синхронизатора, первого элемента И, триггера цикла передачи, второго элемента И, формирователя импульсов, генератора интервалов анализа, блока определения интенсивности входного потока, блока сравнения, первого элемента ИЛИ, дешифратора, N блоков опознавания адреса, второго элемента ИЛИ, блока коммутации, блока выделения адреса, третьего элемента ИЛИ, триггера разрешения передачи, третьего элемента И, четвертого элемента И, элемента задержки. Причем вход "Сигнал несущей" является первым и вторым входом триггера цикла передачи. Выход триггера цикла передачи связан со вторым входом первого элемента И, формирователем импульсов и вторым входом блока выделения адреса. При этом первый вход первого элемента И соединен с выходом синхронизатора, а выход первого элемента И подключен к первому входу второго элемента И. Второй вход второго элемента И связан со вторым выходом блока коммутации, а его третий вход соединен с первым входом триггера разрешения передачи, четвертым входом блока коммутации и является входом "Запрос передачи". Выход второго элемента И связан с первым входом третьего элемента ИЛИ и входом элемента задержки. Выход элемента задержки соединен с первым входом третьего и первым входом четвертого элементов И, причем вход четвертого элемента И подключен ко второму входу третьего элемента И и является выходом "Столкновение". Выход третьего элемента И связан со вторым входом триггера разрешения передачи. Выход триггера разрешения передачи подключен ко второму входу третьего элемента ИЛИ и является выходом "Разрешение передачи в полосе основного канала". Выход третьего элемента ИЛИ является выходом "Включение передатчика". Первый вход блока состояния адреса соединен со вторым входом четвертого элемента И и является выходом канала множественного доступа. Выход формирователя импульсов связан с первым входом блока определения интенсивности входного потока, а второй вход блока определения интенсивности входного потока подключен к первым входам блоков опознавания адреса и выходу генератора интервалов анализа. Выходы блока определения интенсивности входного потока подключены к соответствующим входам блока сравнения. Причем первый и второй выходы блока сравнения связаны с первым и вторым входом первого элемента ИЛИ, а выход первого элемента ИЛИ соединен со вторым входом блока коммутации. Третий выход блока сравнения подключен к первому входу блока коммутации. Третий вход блока коммутации соединен с выходом второго элемента ИЛИ, а первый выход блока коммутации является выходом "Разрешение передачи на частоте доступа к ретранслятору". Группа входов "Код адреса" является входами дешифратора, причем выходы дешифратора подключены к соответствующим третьим входам блоков опознавания адреса. Группа вторых входов блоков опознавания адреса соединена с группой выходов блока выделения адреса, а выходы блоков опознавания адреса соединены с соответствующими входами второго элемента ИЛИ. Устройство обеспечивает увеличение скорости передачи информации по радиоканалу.

Однако устройство-прототип имеет недостаток, заключающийся в задержке передачи пакетов высших приоритетов, превышающей допустимые временные значения. Это объясняется тем, что в устройстве не предусмотрено разделение сообщений из разнородного потока по приоритетам.

Целью изобретения является разработка устройства передачи данных в канале множественного доступа, исключающего задержку передачи пакетов более высоких приоритетов по отношению к более низким за счет обеспечения ранжирования приоритетов и формирования в соответствии с этим очереди на их исполнение.

Поставленная цель достигается тем, что в известное устройство управления передачей данных по радиоканалу, содержащее триггер цикла передачи, входы сброса и установки которого соединены между собой и являются входом "Состояние канала" устройства, первый элемент И, второй элемент И, синхронизатор, выход которого соединен с первым входом третьего элемента И, элемент задержки, выход которого соединен с прямым входом четвертого элемента И и с первым входом пятого элемента И, выход которого соединен с инверсным входом четвертого элемента И и является выходом "Сигнал конфликта" устройства, выход четвертого элемента И соединен с входом установки триггера разрешения передачи, инверсный вход сброса которого является сигнальным входом устройства, дополнительно введены генератор случайных чисел, счетчик импульсов, первый, второй и третий элементы ИЛИ, блок задержки, триггер, блок сравнения кодовых комбинаций, таймер, счетчик, блок сравнения числа пакетов, блок выделения приоритета, блок сравнения приоритета, блок выделения признака многопакетного сообщения, сумматор по модулю два, шестой элемент И, триггер блокировки. Причем первый вход первого элемента ИЛИ соединен с выходом триггера цикла передачи. Выход первого элемента ИЛИ соединен с инверсным входом первого элемента И, выход которого соединен с первым входом второго элемента И. Второй вход второго элемента И соединен с выходом второго элемента ИЛИ. Прямой вход первого элемента И подключен к инверсному входу сброса триггера разрешения передачи. Выход второго элемента И соединен с управляющим входом блока задержки. Приоритетный вход блока задержки является входом "Приоритет" устройства. Вход генератора случайных чисел соединен с выходом блока задержки и входом сброса триггера, выход которого соединен с вторым входом третьего элемента И. Вход счетчика импульсов соединен с выходом синхронизатора, а выход - с первым сигнальным входом блока сравнения кодовых комбинаций, второй сигнальный вход которого соединен с выходом генератора случайных чисел. Выход блока сравнения кодовых комбинаций соединен с входом элемента задержки и является выходом "Включение передачи" устройства. Первый и второй входы второго элемента ИЛИ соединены с выходами соответственно таймера и третьего элемента И. Счетный вход счетчика соединен с выходом таймера, а его выход подключен к счетному входу блока сравнения числа пакетов, информационный вход которого является входом "Число пакетов" устройства. Выход блока сравнения числа пакетов соединен с входом установки триггера и входом сброса счетчика и является выходом "Завершение передачи" устройства. Вход блока выделения приоритета подключен к информационному входу блока выделения признака многопакетного сообщения и является информационным входом устройства. Управляющий вход блока выделения признака многопакетного сообщения соединен с управляющим выходом блока выделения приоритета. Первый и второй входы сумматора по модулю 2 соединены соответственно с выходами "Число пакетов" и "Номер пакета" блока выделения признака многопакетного сообщения. Вход шестого элемента И соединен с выходом сумматора по модулю 2, а его инверсный выход соединен с входом сброса триггера блокировки. Первый вход сравнения блока сравнения приоритета подключен к входу "Приоритет" блока задержки, а второй вход сравнения соединен с выходом "Номер приоритета" блока выделения приоритета. Первый и второй входы третьего элемента ИЛИ соединены соответственно с первым и вторым выходом блока сравнения приоритета, а его выход подключен к входу установки триггера блокировки. Выход триггера блокировки подключен к второму входу первого элемента ИЛИ. Второй вход пятого элемента И подключен к входу установки триггера цикла передачи. Выход триггера разрешения передачи соединен с входом таймера и является выходом "Разрешение передачи" устройства.

Благодаря новой совокупности существенных признаков за счет введения блока выделения приоритета, блока выделении признака многопакетного сообщения, электронного коммутатора, генератора случайных чисел, таймера, блока задержки и соответствующих новых связей достигается уменьшение задержки передачи пакетов высших приоритетов.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".

Заявленное устройство поясняется схемами:
фиг. 1 - функциональная схема устройства управления передачей данных в канале множественного доступа;
фиг.2 - схема генератора случайных чисел;
фиг.3 - схема блока выделения приоритета;
фиг.4 - схема блока выделения признака многопакетного сообщения;
фиг.5 - схема блока таймера;
фиг.6 - схема блока электронного коммутатора;
фиг.7 - схема блока задержки.

Заявляемое устройство управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из триггера цикла передачи 1, генератора случайных чисел 2, синхронизатора 3, счетчика импульсов 4, первого элемента ИЛИ 5, первого элемента И 6, второго элемента И 7, второго элемента ИЛИ 8, блока задержки 9, триггера 10, третьего элемента И 11, блока сравнения кодовых комбинаций 12, таймера 13, счетчика 14, блока сравнения числа пакетов 15, блока выделения приоритета 16, блока сравнения приоритета 17, третьего элемента ИЛИ 18, блока выделения признака многопакетного сообщения 19, сумматора по модулю два 20, шестого элемента И 21, элемента задержки 22, пятого элемента И 23, четвертого элемента И 24, триггера разрешения передачи 25, триггера блокировки 26. Причем первый вход первого элемента ИЛИ 5 соединен с выходом триггера цикла передачи 1, входы сброса и установки которого соединены между собой и являются входом "Состояния канала" устройства. Выход первого элемента ИЛИ 5 соединен с инверсным входом первого элемента И 6, выход которого соединен с первым входом второго элемента И 7. Второй вход второго элемента И 7 соединен с выходом второго элемента ИЛИ 8. Прямой вход первого элемента И 6 подключен к инверсному входу сброса триггера разрешения передачи 25. Управляющий вход блока задержки 9 соединен с выходом второго элемента И 7, а приоритетный вход блока задержки 9 является входом "Приоритет" устройства. Вход генератора случайных чисел 2 соединен с выходом блока задержки 9 и входом сброса R RS-триггера 10. Выход триггера 10 соединен с вторым входом третьего элемента И 11. Выход синхронизатора 3 соединен с первым входом третьего элемента И 11. Вход счетчика импульсов 4 соединен с выходом синхронизатора 3, а выход - с первым сигнальным входом блока сравнения кодовых комбинаций 12. Второй сигнальный вход блока сравнения кодовых комбинаций 12 соединен с выходом генератора случайных чисел 2. Выход блока сравнения кодовых комбинаций 12 соединен с входом элемента задержки 22 и является выходом "Включение передачи" устройства. Выход элемента задержки 22 соединен с первым входом четвертого элемента И 24 и с первым входом пятого элемента И 23, выход которого соединен с инверсным входом четвертого элемента И 24 и является выходом "Сигнал конфликта" устройства. Выход четвертого элемента И 24 соединен с входом S установки триггера разрешения передачи 25, инверсный вход сброса которого является сигнальным входом устройства. Первый и второй входы второго элемента ИЛИ 8 подключены к выходам соответственно таймера 13 и третьего элемента И 11. Счетный вход счетчика 14 соединен с выходом таймера 13, а его выход подключен к счетному входу блока сравнения числа пакетов 15, информационный вход которого является входом "Число пакетов" устройства. Выход блока сравнения числа пакетов 15 соединен с входом установки триггера 10 и входом сброса счетчика 14 и является выходом "Завершение передачи" устройства. Вход блока выделения приоритета 16 подключен к информационному входу блока выделения признака многопакетного сообщения 19 и является информационным входом устройства. Управляющий вход блока выделения признака многопакетного сообщения 19 соединен с управляющим выходом блока выделения приоритета 16. Первый и второй входы сумматора по модулю 2 20 соединены соответственно с выходами "Число пакетов" и "Номер пакета" блока выделения признака многопакетного сообщения 19. Вход шестого элемента И 21 соединен с выходом сумматора по модулю 2 20, а его инверсный выход соединен с входом сброса триггера блокировки 26. Первый вход сравнения блока сравнения приоритета 17 подключен к входу "Приоритет" блока задержки 9, а второй вход сравнения соединен с выходом "Номер приоритета" блока выделения приоритета 16. Первый и второй входы третьего элемента ИЛИ 18 соединены соответственно с первым и вторым выходом блока сравнения приоритета 17, а его выход подключен к входу установки триггера блокировки 26. Выход триггера блокировки 26 подключен к второму входу первого элемента ИЛИ 5. Второй вход пятого элемента И 23 подключен к входу установки триггера цикла передачи 1. Выход триггера разрешения передачи 25 соединен с входом таймера 13 и является выходом "Разрешение передачи" устройства.

Входящие в общую структурную схему элементы имеют следующее назначение.

Генератор случайных чисел 2 предназначен для случайного выбора момента начала передачи. Может быть реализован по схеме, показанной на фиг.2. Он состоит из р - D-триггеров 2.1₁...2.1_р и р-генераторов шума 2.2₁...2.2_p, где р - разрядность случайных кодовых комбинаций (например, р=8). Тактовые входы (С) всех D-триггеров соединены между собой и являются входом генератора случайных чисел. Информационные входы (D) D-триггеров соединены с выходами соответствующих р генераторов шума 2.2₁...2.2_p. Выходы D-триггеров 2.2₁... 2.2_p образуют шину выхода генератора.

Блок выделения приоритета 16 предназначен для выделения из заголовка поступившего пакета номера его приоритета. Может быть реализован по схеме, показанной на фиг. 3. Он состоит из элемента И (16.1), формирователя импульсов (16.2), RS-триггера (16.3), электронного коммутатора (16.4), регистра сдвига (16.5),элемента задержки (16.6), элемента ИЛИ (16.7), формирователя коротких импульсов (16.8), N - элементов И (16.9₁...16.9_N), N - RS-триггеров (16.10₁. . . l6.10_N), где N - разрядность кодовых комбинаций первичного кода (например, N= 5). Прямой вход элемента И (16.1) является информационным входом блока и соединен с информационным входом электронного коммутатора (16.4). Выход элемента И (16.1) подключен к входу формирователя импульсов (16.2), а выход формирователя импульсов соединен с управляющим входом электронного коммутатора (16.4), входом установки RS-триггера (16.3) и является управляющим выходом блока. Выход RS-триггера (16.3) соединен с инверсным входом элемента И (16.1). Информационный выход электронного коммутатора (16.4) соединен с информационным входом регистра сдвига (16.5), тактовый вход которого соединен с тактовым выходом электронного коммутатора (16.4). Каждый из N выходов регистра сдвига (16.5) соединен с первым входом соответствующего элемента И (16.9₁...16.9_N) и соответствующими входами элемента ИЛИ (16.7). Выход элемента ИЛИ (16.7) соединен с входом формирователя коротких импульсов (16.8) и входом элемента задержки (16.6). Выход элемента задержки (16.6) соединен с входом сброса RS-триггера (16.3) и входом сброса регистра сдвига (16.5). Выход формирователя коротких импульсов (16.8) соединен со вторым входом каждого из N элементов И (16.9₁... 16.9_N). Выход каждого из N элементов И (16.9₁...16.9_N) соединен с входом установки и инверсным входом сброса соответствующего RS-триггера (16.10₁...16.10_N). Выходы N RS-триггеров (16.10₁...16.10_N) составляют шину выхода блока "Номер приоритета".

Блок выделения признаков многопакетного сообщения 19 предназначен для выделения из заголовка поступившего пакета признака передачи многопакетного сообщения. Может быть реализован по схеме, показанной на фиг.4. Он состоит из электронного коммутатора (19.1), регистра сдвига (19.2), элемента ИЛИ (19.3), элемента задержки (19.4), формирователя коротких импульсов (19.5), N элементов И (19.6₁...19.6_N), N RS-триггеров (19.7₁...19.7_N), N элементов И (19.8₁...19.8_N) и N RS-триггеров (19.9₁...19.9_N).

Информационный вход электронного коммутатора (19.1) является информационным входом блока. Управляющий вход электронного коммутатора (19.1) соединен с выходом блока выделения приоритета 16. Информационный выход электронного коммутатора (19.1) соединен с информационным входом регистра сдвига (19.2), тактовый вход которого соединен с тактовым выходом электронного коммутатора (19.1). Каждый из N выходов регистра сдвига (19.2) соединен с первым входом соответствующего N элемента И (19.6₁...19.6_N, 19.8₁...19.8_N) и соответствующими N входами элемента ИЛИ (19.3). Выход элемента ИЛИ (19.3) соединен с входом элемента задержки (19.4) и входом формирователя коротких импульсов (19.5). Выход элемента задержки (19.4) соединен с входом сброса регистра сдвига (19.2). Выход формирователя коротких импульсов (19.5) соединен со вторым входом каждого из N элементов И (19.6₁...19.6_N, 19.8₁... 19.8_N). Выход каждого из N элементов И (19.6₁...19.6_N, 19.8₁...19.8_N) соединен с информационным входом и инверсным входом сброса соответствующего N-RS-триггера (19.7₁...l9.7_N, 19.9₁...19.9_N). Выходы N RS-триггеров (19.7₁.. . 19.7_N) составляют шину выхода блока "Число пакетов". Выходы N-RS-триггеров (19.9₁...19.9_N) составляют шину выхода блока "Номер пакета"
Таймер 13 предназначен для отсчета интервала поступления пакета и для выработки сигнала блокирования собственной передачи. Блок может быть реализован по схеме, показанной на фиг.5. Он состоит из элементов И 13.3, 13.5, RS-триттера 13,2, счетчика 13.4, формирователя импульсов 13.1. Вход формирователя импульсов 13.1 является информационным входом блока. Выход формирователя импульсов 13.1 соединен с входом установки S RS-триггера 13.2. Выход RS-триггера 13.2 соединен с первым входом элемента И 13.3 и является управляющим выходом блока, второй вход элемента И 13.3 является тактовым входом блока. Выход элемента И 13.3 соединен с тактовым входом С счетчика 13.4, выходы 1-8 которого соединены с соответствующими входами элемента И 13.5. Выход элемента И 13.5 соединен с входом сброса R счетчика 13.4 и входом сброса R RS-триггера 13.2.

Электронный коммутатор 16.4 (19.1) предназначен для выделения требуемых позиций из заголовка принимаемого пакета. Может быть реализован по схеме, показанной на фиг. 6. Он состоит из RS-триггера 16.4₁(19.1₁), элемента И 16.4₂ (19.1₂), счетчика 16.4₃ (19.1₃), элемента И 16.4₄ (19.1₄), RS-триггера 16.4₅ (19.1₅), элемента И 16.4₆ (19.1₆), RS-триггера 16.4₇ (19.1₇), элемента И 16.4₈ (19.1₈), счетчика 16.4₉ (19.1₉), элемента И 16.4₁₀ (19.1₁₀), RS-триггера 16.4₁₁ (19.1₁₁), элемента И 16.4₁₂ (19.1₁₂).

Управляющий вход электронного коммутатора 16.4 (19.1) подключен к входам установки RS-триггера 16.4₁ (19.1₁) и RS-триггера 16.4₇ (19.1₇). Выход RS-триггера 16.4₁ (19.1₁) соединен с первым входом элемента И 16.4₂ (19.1₂), а выход RS-триггера 16.4₇ (19.1₇) с первым входом элемента И 16.4₈ (19.1₈). Информационный вход электронного коммутатора 16.4 (19.1) подключен ко второму входу элемента И 16.4₆ (19.1₆). Тактовый вход электронного коммутатора 16.4 (19.1) подключен ко вторым входам элемента И 16.4₂ (19.1₂), элемента И 16.4₈ (19.1₈) и элемента И 16.4₁₂ (19.1₁₂). Выход элемента И 16.4₂ (19.1₂) соединен со счетным входом счетчика 16.4₃ (19.1₃), а выход элемента И 16.4₈ (19.1₈) со счетным входом счетчика 16.4₉ (19.1₉). N выходов счетчика 16.4₃ (19.1₃) соединены с соответствующими N входами элемента И 16.4₄ (19.1₄), а N выходов счетчика 16.4₉ (19.1₉) с соответствующими N входами элемента И 16.4₁₀(19.1₁₀), где N-разрядность кодовых комбинаций первичного кода. Выход элемента И 16.4₄ (19.1₄) соединен со входами установки RS-триггера 16.4₅ (19.1₅) и RS-триггера 16.4₁₁ (19.1₁₁), а также с входом сброса RS-триггера 16.4₁ (19.1₁) и входом сброса счетчика 16.4₃ (19.1₃). Выход элемента И 16,4₁₀ (19.1₁₀) соединен с входами сброса RS-триттера 16.4₅ (19.1₅), RS-триггера 16.4₁₁ (19.1₁₁), RS-триггера 16.4₇ (19.1₇), а также с входом сброса счетчика 16.4₉ (19.1₉). Выход RS-триггера 16.4₅ (19.1₅) соединен с первым входом элемента И 16.4₆(19.1₆). Выход RS-триттера 16.4₁₁ (19.1₁₁) соединен с первым входом элемента И 16.4₁₂ (19.1₁₂). Выход элемента И 16.4₆ (19.1₆) является информационным выходом электронного коммутатора 16.4 (19.1), а выход элемента И 16.4₁₂ (19.1₁₂) является тактовым выходом электронного коммутатора 16.4 (19.1).

Блок задержки 9 предназначен для задержки управляющего сигнала на время, соответствующее коду приоритета. Блок может быть реализован по схеме, показанной на фиг. 7. Он состоит из К элементов И 9.1₁...9.1_K, K-1 элементов задержки 9.2₁. . . 9.2_K-1 (где К - количество приоритетов; например, К=4), элемента ИЛИ 9.3, демультиплексора 9.4. Вход демультиплексора 9.4 является входом "Приоритет" устройства, К выходов демультиплексора 9.4 соединены соответственно с первыми входами элементов И 9.1₁...9.1_K. Вторые входы элементов И 9.1₁...9.1_K являются управляющими входами блока. Выход первого элемента И 9.1₁ соединен с первым входом элемента ИЛИ 9.3. Выходы элементов И 9.1₂. . . 9.1_K соединены соответственно с входами элементов задержки 9.2₁... 9.2_K-1 выходы которых соединены соответственно с K-1 входами элемента ИЛИ 9.3. Выход элемента ИЛИ 9.3 является выходом блока.

Генераторы шума 2.2₁...2.2_p предназначены для формирования случайно изменяющихся во времени выходных напряжений. Схемы генераторов шума известны и описаны в книге - Элементы радиоэлектронных устройств. /Б.И.Коротков, -М.: Радио и связь, 1988, рис.7.24, с.107.

Синхронизатор 3 предназначен для формирования синхроимпульсов. Представляет собой генератор тактовых импульсов и описан - Микросхемы и их применение: Справочное пособие /1984, с.213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.

Блоки сравнения 12, 15 предназначены для сравнения кодовых комбинаций. Могут быть реализованы по схеме, описанной - Импульсные цифровые устройства. /И. О. Лебедев, А.М.Сидоров. - Л.: ВАС, 1980, с.51, рис. 2.33, 2.34, на ИМС серий 133, 564.

Счетчики 14, 13.4, 16.4₃, 16.4₉, 19,1₃, 19.1₉ предназначены для отсчета количества символов. Могут быть реализованы по схеме, описанной - Основы импульсной и цифровой техники. /Под общей ред. А.М. Сидорова,- СПВВИУС, 1995, рис. 5.38, с. 169-172.

Регистры сдвига 16.5, 19.2 предназначены для преобразования информации путем ее сдвига под воздействием сдвигающих (тактовых) импульсов. Могут быть реализованы по схеме, описанной - Основы импульсной и цифровой техники. /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, рис.5.28, с. 158-159.

Формирователи импульсов 13.1, 16.2, 16.8, 19.5, входящие в таймер, блок выделения приоритета и блок выделения признака многопакетного сообщения, предназначены для формирования из логического уровня короткого импульса, идентичны, известны и описаны - Основы цифровой техники. /Л.А. Мальцева, - М.: Радио и связь, 1986, - рис. 21, с.30.

D-триггеры 2.1₁. . .2.1_p описаны - Основы импульсной и цифровой техники /Под общей ред А.М.Сидорова, - СПВВИУС, 1995, с. 90-91.

Логические элементы И, входящие в блоки заявленного устройства, известны и описаны - Основы цифровой техники /Л.А. Мальцева, Э.М.Фромберг. - М.: Радио и связь, -с. 30-31. Могут быть реализованы на ИМС серий 133 и 564.

Логические элементы ИЛИ, входящие в блоки заявленного устройства, известны и описаны - Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, рис.2.4, с.39-41.

RS-триггеры, входящие в блоки заявленного устройства, известны и описаны - Микросхемы и их применение: Справочное пособие. / В.А. Катушев, В.П. Вениаминов, В. Г. Ковалев и др. - М.: Радио и связь, 1984, - с.122, рис.4.16. Могут быть реализованы на ИМС серий 133, 564.

Схема сравнения, входящая в блок сравнения приоритета 17, предназначена для сравнения приоритета пакета данного корреспондента с приоритетом пакета, передаваемого в канале. Может быть реализована по схеме, описанной - Популярные цифровые микросхемы: справочник. /В.Л.Шило, - Челябинск: Металлургия 1989, - с.261.

Элементы задержки 9.2, 16.6, 19.4, 22, входящие в блоки задержки, блок выделения приоритета и блок выделения признака многопакетного сообщения, предназначены для задержки сигнала. Могут быть реализованы на базе регистра сдвига, известны и описаны - Цифровые интегральные микросхемы: Справочник, /П.П.Мальцев и др., - М.: Радио и связь 1994, с.52.

Демультиплексор предназначен для формирования сигнала логической единицы на одном из выходов в соответствии с кодом приоритета. Может быть реализован по схеме, описанной- Цифровые интегральные микросхемы: Справочник. / П.П.Мальцев, Н.С. Долидзе, М.И. Критенко и др. - М: Радио и связь, 1994, с.32, на ИМС серий 555.

Функциональная схема устройства, реализующего выполнение описанных функций управления передачей данных в канале множественного доступа, приведена на фиг.1.

Заявленное устройство работает следующим образом.

При включении питания устройства (схема питания не приводится) триггер 10 устанавливается в режим хранения логической единицы, а триггер 26 - в режим хранения логического нуля, синхронизатор 3 выдает импульсы с интервалом времени, равным длительности интервала передачи пакета, при этом импульсы поступают на первый вход третьего элемента И 11 и на тактовый вход счетчика 4, вызывая последовательную смену кодовых комбинаций на выходе последнего (при этом число кодовых комбинаций равно числу "окон" в цикле передачи).

При появлении сигнала, информирующего о наличии в канале несущей, что свидетельствует о начале передачи другим (в общем случае другими) корреспондентом, триггер цикла передачи 1 переходит в состояние хранения логической единицы; сигнал с уровнем логической единицы с его выхода через первый элемент ИЛИ 5 закрывает по первому (инверсному) входу первый элемент И 6.

Все передаваемые в канале множественного доступа пакеты поступают на информационный вход устройства. При выделении блоком 19 из заголовка поступившего пакета признака передачи многопакетного сообщения на входы сумматора по модулю 2 20 поступают кодовые комбинации, соответствующие числу пакетов в многопакетном сообщении (вход 1) и номеру пакета в многопакетном сообщении (вход 2). При этом на выходе сумматора по модулю 2 20 появляется кодовая комбинация, соответствующая числу еще не переданных пакетов, которая поступает на входы многовходового элемента И-НЕ 21.

Одновременно блок выделения приоритета 16 выделяет из заголовка поступившего пакета номер его приоритета. Если приоритет передаваемого в канале пакета выше приоритета пакета данного корреспондента (А >В) или равен ему (А= В), то устройство данного корреспондента блокирует свою передачу до момента окончания передачи последнего из пакетов многопакетного сообщения, передаваемого в канале, при этом триггер блокировки 26 переходит в единичное состояние и закрывает первый элемент И 6 по инверсному входу. По окончании передачи в канале множественного доступа многопакетного сообщения большего приоритета на выходе сумматора по модулю два 20 появляется нулевая кодовая комбинация, соответственно на выходе многовходового элемента И-НЕ 21 появляется сигнал с уровнем логической единицы, который переводит в нулевое состояние триггер блокировки 26.

При возникновении необходимости в передаче сообщения (в том числе многопакетного) на управляющий вход устройства поступает сигнал запроса передачи (в виде уровня логической единицы), а на приоритетный вход блока задержки 9 поступает кодовая комбинация, соответствующая приоритету передаваемого сообщения. Кроме того, на информационный вход блока сравнения 15 поступает кодовая комбинация, соответствующая числу пакетов в передаваемом сообщении. Сигнал запроса передачи через открытый первый элемент И 6 (если канал множественного доступа свободен, то есть триггер 1 находится в режиме хранения логического нуля) открывает по первому управляющему входу второй элемент И 7. При этом очередной сигнал с выхода синхронизатора 3 (в виде единичного импульса) через открытые третий элемент И 11 и второй элемент И 7, а также через второй элемент ИЛИ 8 поступает на сигнальный вход блока задержки 9. После соответствующей приоритету сообщения задержки единичный импульс поступает на вход R триггера 10, переводя его в нулевое состояние, а также на управляющий вход генератора случайных чисел 2, который выдает в параллельном коде на второй сигнальный вход блока сравнения 12 кодовую комбинацию, соответствующую номеру "окна" в цикле передачи, выбранного для передачи первого из пакетов многопакетного сообщения. При этом триггер 10 закрывает третий элемент И 11.

В момент совпадения кодовых комбинаций на первом и втором сигнальных входах блока сравнения 12 последний выдает сигнал в виде единичного импульса на вход элемента задержки 22 и на выход включения передатчика устройства. При этом передатчик включается на интервал времени, определяемый длительностью импульса, формируемого синхронизатором 3. Появляющийся в канале сигнал несущей приводит к тому, что во всех устройствах, включенных в канал множественного доступа, триггеры 1 переходят в режим хранения логической единицы.

С выхода элемента задержки 22 сигнал поступает на первые входы четвертого и пятого элементов И 24 и 23. Время задержки элемента задержки 22 равно длительности импульса, сформированного синхронизатором 3, и должно быть не меньше максимального времени распространения сигнала между корреспондентами. Если на передачу вышло одновременно два или более устройств, то на втором входе пятого элемента И 23 появляется сигнал о наличии в канале несущей, а на выходе пятого элемента И 23 и на выходе сигнала конфликта устройства появляется сигнал, оповещающий о столкновении при попытке передачи. По данному сигналу абоненты снимают с входов своих устройств соответствующие сигналы и откладывают попытку передачи пакета до следующего цикла передачи.

При отсутствии сигнала несущей в момент появления импульса на выходе элемента задержки 22 на выходе пятого элемента И 23 сигнал также отсутствует, а на выходе четвертого элемента И 24 появляется импульс, устанавливающий триггер разрешения передачи 25 в режим хранения логической единицы. При этом на выходе разрешения передачи устройства появляется сигнал, разрешающий включение передатчика и передачу данных в канал множественного доступа; кроме того, этот сигнал поступает на вход таймера 13. Последний после отсчета интервала времени, равного длительности интервала передачи одного пакета, выдает сигнал с уровнем логической единицы на выход устройства, сигнализируя об окончании передачи пакета (при этом сигнал запроса передачи со входа устройства кратковременно снимается), на сигнальный вход счетчика 14 и (через второй элемент ИЛИ 8) на управляющий вход блока задержки 9, тем самым реализуется алгоритм передачи второго по номеру пакета.

Процесс передачи пакетов продолжается до тех пор, пока комбинации на информационном и счетном входах блока сравнения 15 не окажутся равными, то есть пока в канал множественного доступа не будет передан последний пакет. В данном случае на выходе блока сравнения 15 появится сигнал с уровнем логической единицы, сигнализирующий об окончании передачи многопакетного сообщения. Этот же сигнал переводит счетчик 14 в исходное состояние, а триггер 10 в режим хранения логической единицы. Одновременно с входов устройства снимаются все сигналы, устройство переходит в исходное состояние и готово к передаче очередного сообщения.

Генератор случайных чисел 2, функциональная схема которого приведена на фиг. 2, работает следующим образом. На D входах каждого из D-триггеров 2.1 имеют место случайно изменяющиеся во времени выходные напряжения независимых генераторов шума 2.2. Если в момент появления импульса на С входе i-гo триггера 2.1 выходное напряжение i-го генератора шума 2.2 ниже порога срабатывания триггера, то на выходе триггера будет иметь место уровень логического нуля (в противном случае - уровень логической единицы). Случайная кодовая комбинация с выходов триггеров 2.1 поступает на вход блока сравнения кодовых комбинаций 12.

Блок выделения приоритета 16, функциональная схема которого приведена на фиг. 3, работает следующим образом. При прохождении по каналу множественного доступа информации содержимое пакета с информационного входа устройства через открытый первый элемент И 16.1 поступает на формирователь импульсов 16.2 и одновременно на информационный вход электронного коммутатора 16.4. С выхода формирователя импульсов 16.2 импульс поступает на управляющий вход электронного коммутатора 16.4, одновременно переводит триггер 16.3 в единичное состояние (при этом элемент И 16.1 закрывается по инверсному входу), а также поступает в блок выделения признака многопакетного сообщения 19. В результате работы электронного коммутатора 16.4 в регистр сдвига 16.5 записывается кодовая комбинация, соответствующая приоритету передаваемого в канале множественного доступа сообщения, при этом сигнал с уровнем логической единицы с выхода элемента ИЛИ 16.7 поступает на вход элемента задержки 16.6 и формирователя коротких импульсов 16.8, который обеспечивает запись выделенной кодовой комбинации приоритета (через кратковременно открывающиеся элементы И 16.9₁. ..16.9_N) в триггеры 16.10₁...16.10_N (N-разрядность кодовых комбинаций первичного кода). Через интервал времени, необходимый для записи кодовой комбинации и определяемый элементом задержки 16.6, сигнал с уровнем логической единицы с выхода последнего переводит триггер 16.3 и регистр 16.5 в исходное (нулевое) состояние.

Блок выделения признака многопакетного сообщения 19, функциональная схема которого приведена на фиг.4, работает следующим образом. При прохождении по каналу множественного доступа информации содержимое пакета с информационного входа устройства поступает на информационный вход электронного коммутатора 19.1, а на управляющий вход электронного коммутатора 19.1 сигнал с уровнем логической единицы поступает с выхода блока выделения приоритета 16. В результате работы электронного коммутатора 19.1 в регистр сдвига 19.2 последовательно записываются кодовые комбинации, соответствующие числу пакетов в многопакетном сообщении и номеру очередного пакета, при этом сигнал с уровнем логической единицы с выхода многовходового элемента ИЛИ 19.3 поступает на вход элемента задержки 19.4 и формирователя коротких импульсов 19.5, который обеспечивает запись выделенных кодовых комбинаций (через кратковременно открывающиеся элементы И 19.6₁...19.6_N и 19.8₁...19.8_N) в триггеры 19.7₁... 19.7_N и 19.9₁. ..19.9_N (N-разрядность кодовых комбинаций первичного кода). Через интервал времени, необходимый для записи кодовых комбинаций и определяемый элементом задержки 19.4, сигнал с уровнем логической единицы с выхода последнего переводит регистр 19.2 в исходное (нулевое) состояние.

Таймер 13, функциональная схема которого приведена на фиг.5, работает следующим образом. На вход формирователя импульсов 13.1 поступает сигнал с уровнем логической единицы с выхода триггера разрешения передачи 25. С выхода формирователя импульсов 13.1 короткий импульс поступает на вход установки S триггера 13.2 и переводит его в единичное состояние. С выхода триггера 13.2 сигнал с уровнем логической единицы поступает на вход счетчика 14 и на первый вход элемента И 13.3, на второй вход которого поступает тактовая последовательность импульсов. С выхода элемента И 13.3 единичные сигналы поступают на счетный вход счетчика 13.4 до его полного заполнения и появления на всех его выходах логических единиц. Эта единичная комбинация поступает на соответствующие входы элемента И 13.5. С выхода элемента И 13.5 сигнал логической единицы поступает на вход сброса R счетчика 13.4 и на вход сброса R триггера 13.2, устанавливая их в нулевое состояние до следующего появления уровня логической единицы от триггера разрешения передачи 25.

Электронный коммутатор 16.4 (19.1), функциональная схема которого приведена на фиг. 6, работает следующим образом. Управляющий сигнал переводит триггеры 1 и 7 в режим хранения логической единицы, в результате последовательность тактовых импульсов через открытые элементы И 2, 8 поступает на счетные входы счетчиков 3, 9. Счетчик 3 отсчитывает количество символов, предшествующих выделяемому символу, после чего сигналом с уровнем логической единицы переводит триггер 1 в нулевое состояние (поступление тактовых импульсов на вход счетчика 3 прекращается), а триггеры 5 и 11 переводятся в единичное состояние. Сам счетчик 3 также переходит в нулевое состояние. На информационный выход электронного коммутатора поступает символ, выделяемый из заголовка принимаемого из канала пакета, а на тактовый выход электронного коммутатора поступает последовательность тактовых импульсов, соответствующих на временной оси выделяемому символу. Счетчик 9, закончив отсчет i+k символов (где i - количество символов, предшествующих выделяемому символу, а k - количество разрядов выделяемого символа), выдает сигнал с уровнем логической единицы на входы R триггеров 5, 7 и 11 и свой вход R и переводит их и себя соответственно в нулевое состояние (тем самым электронный коммутатор переходит в исходное состояние).

Блок задержки 9, функциональная схема которого приведена на фиг.7, работает следующим образом. На вход демультиплексора 9.4 поступает код приоритета с входа устройства "Приоритет". В соответствии с этим кодом на одном из выходов демультиплексора 9.4 появляется сигнал с уровнем логической единицы, который открывает соответствующий приоритету элемент И 9.1₁...9.1_K (К - число приоритетов) для управляющего сигнала, поступающего с выхода элемента И 7. С выхода элемента И 9.1₁...9.1_K управляющий сигнал поступает на вход одного из элементов задержки 9.2₁...9.2_K-1. Время задержки соответствует приоритету. Чем выше приоритет, тем меньше время задержки. С выхода элементов задержки 9.2₁...9.2_K-1 управляющий сигнал поступает на соответствующий вход элемента ИЛИ 9.3. При первом приоритете сигнал с выхода элемента И 9.1.1 непосредственно поступает на первый вход элемента ИЛИ 9.3. С выхода элемента ИЛИ 9.3 управляющий сигнал поступает на вход генератора случайных чисел 2 и на вход сброса R триггера 10.

Изобретение относится к вычислительной технике и может быть использовано в узлах коммутации сообщений (пакетов) сети передачи данных автоматизированной системы управления при управлении передачей данных по широковещательному многоточечному каналу, имеющему динамическую неполносвязную структуру. Техническим результатом является разработка устройства, исключающего задержку передачи пакетов более высоких приоритетов по отношению к более низким за счет обеспечения ранжирования приоритетов и формирования в соответствии с этим очереди на их исполнение. Устройство содержит четыре триггера, генератор случайных чисел, синхронизатор, два счетчика, три элемента ИЛИ, шесть элементов И, блок задержки, блок сравнения кодовых комбинаций, таймер, блок сравнения числа пакетов, блок выделения приоритета, блок сравнения приоритета, блок выделения признака многопакетных сообщений, сумматор по модулю 2, элемент задержки. 7 ил.

Устройство управления передачей данных в канале множественного доступа, содержащее триггер цикла передачи, входы сброса и установки которого соединены между собой и являются входом "Состояние канала" устройства, первый элемент И, второй элемент И, синхронизатор, выход которого соединен с первым входом третьего элемента И, элемент задержки, выход которого соединен с прямым входом четвертого элемента И и с первым входом пятого элемента И, выход которого соединен с инверсным входом четвертого элемента И и является выходом "Сигнал конфликта" устройства, выход четвертого элемента И соединен с входом установки триггера разрешения передачи, инверсный вход сброса которого является сигнальным входом устройства, отличающееся тем, что дополнительно введены первый элемент ИЛИ, первый вход которого соединен с выходом триггера цикла передачи, а выход первого элемента ИЛИ соединен с инверсным входом первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, прямой вход первого элемента И подключен к инверсному входу сброса триггера разрешения передачи, блок задержки, управляющий вход которого соединен с выходом второго элемента И, приоритетный вход блока задержки является входом "Приоритет" устройства, генератор случайных чисел, вход которого соединен с выходом блока задержки и входом сброса триггера, выход которого соединен с вторым входом третьего элемента И, счетчик импульсов, вход которого соединен с выходом синхронизатора, а выход - с первым сигнальным входом блока сравнения кодовых комбинаций, второй сигнальный вход которого соединен с выходом генератора случайных чисел, выход блока сравнения кодовых комбинаций соединен с входом элемента задержки и является выходом "Включение передачи" устройства, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно таймера и третьего элемента И, счетчик, вход которого соединен с выходом таймера, а его выход подключен к управляющему входу блока сравнения числа пакетов, информационный вход которого является входом "Число пакетов" устройства, выход блока сравнения числа пакетов соединен с входом установки триггера и входом сброса счетчика и является выходом "Завершение передачи" устройства, блок выделения приоритета, вход которого подключен к информационному входу блока выделения признака многопакетного сообщения и является информационным входом устройства, управляющий вход блока выделения признака многопакетного сообщения соединен с управляющим выходом блока выделения приоритета, сумматор по модулю 2, первый и второй входы которого соединены соответственно с выходами "Число пакетов" и "Номер пакета" блока выделения признака многопакетного сообщения, шестой элемент И, вход которого соединен с выходом сумматора по модулю 2, а его инверсный выход соединен с входом сброса триггера блокировки, блок сравнения приоритета, первый вход сравнения которого подключен к приоритетному входу блока задержки, а второй вход сравнения соединен с выходом "Номер приоритета" блока выделения приоритета, третий элемент ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым выходами блока сравнения приоритета, а его выход подключен к входу установки триггера блокировки, выход которого подключен к второму входу первого элемента ИЛИ, второй вход пятого элемента И подключен к входу установки триггера цикла передачи, выход триггера разрешения передачи соединен с входом таймера и является выходом "Разрешение передачи" устройства.