УСТРОЙСТВО УПРАВЛЕНИЯ ПЕРЕДАЧЕЙ ДАННЫХ В КАНАЛЕ МНОЖЕСТВЕННОГО ДОСТУПА Российский патент 2004 года по МПК H04L7/00 

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации пакетов сети передачи данных автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному каналу множественного доступа, имеющему динамическую неполносвязную структуру.

Известно устройство для управления передачей данных по радиоканалу (А.С.СССР №1162058, МПК⁵ Н 04 L 7/00, 1985 г.), содержащее синхронизатор, первый и второй элементы И, элемент задержки, элемент ИЛИ, счетчик, триггер цикла передачи, генератор случайных чисел, блок сравнения, триггер разрешения передачи, формирователь импульсов.

Данное устройство имеет недостаток: относительно малую пропускную способность, что обусловлено отсутствием адаптации схемы устройства к изменению параметров нагрузки.

Известно также устройство для управления передачей данных по радиоканалу (А.С. СССР №1319298, МПК⁵ H 04 L 7/00, 1990 г.), содержащее генератор случайных чисел и синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки, причем выход синхронизатора связан с первым входом первого элемента И и вторым входом второго элемента И, вход запроса передачи является третьим входом второго элемента И и связан с первым входом триггера разрешения передачи, выход которого связан со вторым входом элемента ИЛИ, входом элемента задержки и является выходом разрешения передачи, выход элемента задержки подключен к четвертому входу первого элемента И, третий вход которого связан с выходом триггера цикла передачи и первым входом второго элемента И, выход второго элемента И связан со входом формирователя импульсов и входом генератора случайных чисел, выход которого соединен с первым входом блока сравнения, второй вход которого подключен к первому выходу счетчика, выход формирователя импульсов связан с первым входом элемента ИЛИ, второй выход счетчика соединен со вторым входом триггера цикла передачи, а вход счетчика подключен к выходу первого элемента И, выход блока сравнения подключен ко входу дополнительного формирователя импульсов, выход которого соединен со входом дополнительного элемента задержки и третьим входом элемента ИЛИ, а выход элемента ИЛИ является выходом "Включение передатчика", выход дополнительного элемента задержки связан с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с выходом четвертого элемента И и является выходом сигнала "Столкновение", причем выход третьего элемента И связан со вторым входом триггера разрешения передачи, а второй вход четвертого элемента И подключен ко второму входу первого элемента И и первому входу триггера цикла передачи и является входом "Сигнал несущей".

При такой совокупности описанных элементов и связей достигается увеличение пропускной способности при передаче данных по радиоканалу. Однако работа данного устройства в канале множественного доступа с неполносвязной динамической структурой невозможна.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство управления передачей данных по радиоканалу (патент РФ №2099889, МПК⁶ H 04 L 7/00, 1997 г.), состоящее из синхронизатора, первого элемента И, триггера цикла передачи, второго элемента И, формирователя импульсов, генератора интервалов анализа, блока определения интенсивности входного потока, блока сравнения, первого элемента ИЛИ, дешифратора, N блоков опознавания адреса, второго элемента ИЛИ, блока коммутации, блока выделения адреса, третьего элемента ИЛИ, триггера разрешения передачи, третьего элемента И, четвертого элемента И, элемента задержки. Причем вход "Сигнал несущей" является первым и вторым входом триггера цикла передачи. Выход триггера цикла передачи связан со вторым входом первого элемента И, формирователем импульсов и вторым входом блока выделения адреса. При этом первый вход первого элемента И соединен с выходом синхронизатора, а выход первого элемента И подключен к первому входу второго элемента И. Второй вход второго элемента И связан со вторым выходом блока коммутации, а его третий вход соединен с первым входом триггера разрешения передачи, четвертым входом блока коммутации и является входом "Запрос передачи". Выход второго элемента И связан с первым входом третьего элемента ИЛИ и входом элемента задержки. Выход элемента задержки соединен с первым входом третьего и первым входом четвертого элементов И, причем вход четвертого элемента И подключен ко второму входу третьего элемента И, и является выходом "Столкновение". Выход третьего элемента И связан со вторым входом триггера разрешения передачи. Выход триггера разрешения передачи подключен ко второму входу третьего элемента ИЛИ и является выходом "Разрешение передачи в полосе основного канала". Выход третьего элемента ИЛИ является выходом "Включение передатчика". Первый вход блока выделения адреса соединен со вторым входом четвертого элемента И и является выходом канала множественного доступа. Выход формирователя импульсов связан с первым входом блока определения интенсивности входного потока, а второй вход блока определения интенсивности входного потока подключен к первым входам блоков опознавания адреса и выходу генератора интервалов анализа. Выходы блока определения интенсивности входного потока подключены к соответствующим входам блока сравнения. Причем первый и второй выходы блока сравнения связаны с первым и вторым входом первого элемента ИЛИ, а выход первого элемента ИЛИ соединен со вторым входом блока коммутации. Третий выход блока сравнения подключен к первому входу блока коммутации. Третий вход блока коммутации соединен с выходом второго элемента ИЛИ, а первый выход блока коммутации является выходом "Разрешение передачи на частоте доступа к ретранслятору". Группа входов "Код адреса" является входами дешифратора, причем выходы дешифратора подключены к соответствующим третьим входам блоков опознавания адреса. Группа вторых входов блоков опознавания адреса соединена с группой выходов блока выделения адреса, а выходы блоков опознавания адреса соединены с соответствующими входами второго элемента ИЛИ. Устройство обеспечивает увеличение скорости передачи информации по радиоканалу.

При такой совокупности описанных элементов и связей обеспечивается возможность работы устройства в неполносвязном канале множественного доступа, имеющем быстроменяющуюся динамическую структуру.

Однако устройство-прототип имеет недостаток: оно не обеспечивает потенциально достижимой пропускной способности канала множественного доступа, так как не минимизирует число конфликтующих в канале корреспондентов за счет реализации алгоритма оптимизации мощности сигнала при собственной передаче в зависимости от удаленности корреспондента-получателя.

Целью изобретения является разработка устройства управления передачей данных в канале множественного доступа, обеспечивающего повышение пропускной способности канала путем минимизации числа корреспондентов, конфликтующих в процессе передачи пакетов, за счет управления мощностью сигнала при собственной передаче в соответствии с удаленностью корреспондента-получателя.

Поставленная цель достигается тем, что в известное устройство, содержащее синхронизатор, триггер цикла передачи, первый, второй, третий и четвертый элементы И, демультиплексор, N блоков опознавания адреса, где N - количество включенных в канал множественного доступа корреспондентов, блок выделения адреса, триггер разрешения передачи, элемент задержки, N-входовый и двухвходовый элементы ИЛИ, причем выход синхронизатора соединен с прямым входом первого элемента И, инверсный вход которого соединен с выходом триггера цикла передачи, с первым входом третьего элемента И и сигнальным входом блока выделения адреса, выход первого элемента И соединен с первым входом второго элемента И, второй вход которого соединен с инверсным входом триггера разрешения передачи и является управляющим входом устройства, сигнальным входом которого являются объединенные прямой и инверсный входы триггера цикла передачи, выход триггера разрешения передачи соединен со вторым входом двухвходового элемента ИЛИ и является управляющим выходом устройства, сигнальным выходом которого является выход двухвходового элемента ИЛИ, первый вход двухвходового элемента ИЛИ соединен с выходом второго элемента И и входом элемента задержки, выход которого соединен со вторыми входами третьего и четвертого элементов И, выход третьего элемента И соединен с инверсным входом четвертого элемента И и является выходом сигнала конфликта устройства, выход четвертого элемента И соединен с прямым входом триггера разрешения передачи, информационным входом устройства является информационный вход блока выделения адреса, информационный выход которого соединен с входами N блоков опознавания адреса, вход демультиплексора является адресным входом устройства, дополнительно введены N блоков хранения координат, блок выделения координат, сумматор по модулю два, блок управления аттенюатором. Информационный выход блока выделения координат соединен с информационными входами N блоков хранения координат, сигнальные входы которых соединены с выходами соответствующих блоков опознавания адреса. Управляющие входы каждого из N блоков хранения координат соединены с соответствующим выходом демультиплексора. Выходы N блоков хранения координат соединены с соответствующими входами N-входового элемента ИЛИ, выход которого соединен с информационным входом сумматора по модулю два. Кодовый вход сумматора по модулю два является кодовым входом устройства. Выход сумматора по модулю два соединен с входом блока управления аттенюатором, выход которого является кодовым выходом устройства. Информационный и сигнальный входы блока выделения координат соединены соответственно с информационным и сигнальным входами блока выделения адреса. Управляющий выход блока выделения координат соединен с управляющим входом блока выделения адреса, тактовый выход которого соединен с тактовым входом блока выделения координат.

Благодаря новой совокупности существенных признаков за счет введения N блоков хранения координат, блока выделения координат, сумматора по модулю два, блока управления аттенюатором и соответствующих новых связей достигается реализация управления мощностью сигнала при собственной передаче в соответствии с удаленностью корреспондента-получателя, что обеспечивает повышение пропускной способности канала множественного доступа за счет минимизации числа корреспондентов, конфликтующих в канале в процессе передачи пакетов.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".

Заявленное устройство поясняется схемами:

фиг.1 - функциональная схема устройства управления передачей данных в канале множественного доступа;

фиг.2 - схема блока опознавания адреса;

фиг.3 - схема блока хранения координат;

фиг.4 - схема блока выделения адреса;

фиг.5 - схема блока выделения координат;

фиг.6 - схема электронного коммутатора.

Заявляемое устройство управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из: синхронизатора 1, триггера цикла передачи 2, первого элемента И 3, второго элемента И 4, третьего элемента И 11, четвертого элемента И 12, N блоков опознавания адреса 5₁-5_N, блока выделения адреса 9, триггера разрешения передачи 13, элемента задержки 14, двухвходового элемента ИЛИ 15, демультиплексора 8, N блоков хранения координат 6₁-6_N, N-входового элемента ИЛИ 7, блока выделения координат 10, сумматора по модулю два 16, блока управления аттенюатором 17.

Выход синхронизатора 1 соединен с прямым входом первого элемента И 3, инверсный вход которого соединен с выходом триггера цикла передачи 2, с первым входом третьего элемента И 11 и сигнальными входами блока выделения адреса 9 и блока выделения координат 10. Выход первого элемента И 3 соединен с первым входом второго элемента И 4, второй вход которого и инверсный вход триггера разрешения передачи 13 соединены между собой и являются управляющим входом устройства. Сигнальным входом устройства являются объединенные прямой и инверсный входы триггера цикла передачи 2. Выход триггера разрешения передачи 13 соединен со вторым входом двухвходового элемента ИЛИ 15 и является управляющим выходом устройства, сигнальным выходом которого является выход двухвходового элемента ИЛИ 15. Первый вход двухвходового элемента ИЛИ 15 соединен с выходом второго элемента И 4 и входом элемента задержки 14, выход которого соединен со вторыми входами третьего и четвертого элементов И 11 и И 12. Выход третьего элемента И 11 соединен с инверсным входом четвертого элемента И 12 и является выходом сигнала конфликта устройства. Выход четвертого элемента И 12 соединен с прямым входом триггера разрешения передачи 13. Информационным входом устройства являются объединенные информационные входы блока выделения адреса 9 и блока выделения координат 10, причем информационный выход блока выделения адреса 9 соединен с входами N блоков опознавания адреса 5. Информационный выход блока выделения координат 10 соединен с информационными входами N блоков хранения координат 6, сигнальные входы которых соединены с выходами соответствующих блоков опознавания адреса 5. Управляющие входы каждого из N блоков хранения координат 6 соединены с соответствующими выходами демультиплексора 8, вход которого является адресным входом устройства. Выходы N блоков хранения координат 6 соединены с входами N-входового элемента ИЛИ 7, выход которого соединен с информационным входом сумматора по модулю два 16, кодовый вход которого является кодовым входом устройства. Выход сумматора по модулю два 16 соединен с входом блока управления аттенюатором 17, выход которого является кодовым выходом устройства. Управляющий выход блока выделения координат 10 соединен с управляющим входом блока выделения адреса 9. Тактовый выход блока выделения адреса 9 соединен с тактовым входом блока выделения координат 10.

Входящие в общую структурную схему элементы имеют следующее назначение.

Блок опознавания адреса 5 предназначен для опознавания соответствующей кодовой комбинации адреса и выдачи сигнала записи, поступающего на сигнальный вход соответствующего блока хранения координат 6.

Блок хранения координат б предназначен для записи информации, поступающей от блока выделения координат 10, ее хранения в ОЗУ и считывания на выходе блока при поступлении сигнала с уровнем логической единицы на управляющий вход блока хранения координат 6 от демультиплексора 8.

Блок выделения адреса 9 предназначен для выделения кодовой комбинации адреса из заголовка пакета при передаче этого пакета в канале множественного доступа.

Блок выделения координат 10 предназначен для выделения кодовой комбинации координат из заголовка пакета, передаваемого каким-либо корреспондентом в канале множественного доступа.

Электронный коммутатор 9.2 (10.1) предназначен для выделения последовательности символов заголовка пакета, начиная с первого из символов адреса (координат местоположения), выдачи последовательности тактовых импульсов с уровнем логической единицы на выход электронного коммутатора.

Синхронизатор 1 представляет собой генератор тактовых импульсов и описан - Микросхемы и их применение: Справ. пособие. / 1984, с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.

RS-триггеры 2 и 13, входящие в описываемое устройство, идентичны, известны и описаны - Микросхемы и их применение. Справ. пособие. /В.А.Батушев, В.И.Вениаминов, В.Г.Ковалев и др. - М.: Радио и связь, 1984, - с. 122, рис.4.16. Могут быть реализованы на ИМС серий 133, 564.

Логические элементы И 3, 4, 11, 12, входящие в описываемое устройство, идентичны, известны и описаны - Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг. - М.: Радио и связь, - с. 30-31. Могут быть реализованы на ИМС серий 133 и 564.

Блоки хранения координат 6 представляют собой оперативные запоминающие устройства, которые известны и описаны - Популярные цифровые микросхемы. Справочник. /В.Л.Шило. - Челябинск: Металлургия, 1989, с. 161.

Логические элементы ИЛИ 7, 15, входящие в описываемое устройство, идентичны, известны и описаны - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - рис. 2.4, с. 39-41.

Демультиплексор 8 предназначен для распределения сигналов с одного входа на несколько выходов в последовательности, определенной управляющим входом устройства, и описан - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - с. 152-156.

Элемент задержки 14 может быть реализован на базе регистра сдвига, известен и описан - Цифровые интегральные микросхемы. Справочник. /П.П.Мальцев и др. - М.: Радио и связь, 1994, с. 52.

Сумматор по модулю два 16 предназначен для суммирования по модулю два в двоичном коде двух кодовых комбинаций, поступающих на входы каждого из них. Может быть реализован по схеме, описанной - Импульсные и цифровые устройства. Цифровые узлы и их проектирование на микросхемах. /О.И.Лебедев, А.М.Сидоров. - Л.: ВАС, 1980, - рис. 2.9, с. 31-34.

Блок управления аттенюатором 17 представляет собой постоянное запоминающее устройство, предназначенное для выдачи комбинации управления выходной мощностью передатчика и описанное - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - рис. 6.10, с. 197-199.

Функциональная схема устройства, реализующего выполнение описанных функций управления передачей данных в канале множественного доступа, приведена на фиг.1.

Заявляемое устройство работает следующим образом.

Синхронизатор 1 формирует импульсы с периодом следования, равным τ, причем во всех устройствах, включенных в канал множественного доступа, эти импульсы формируются синхронно. При появлении на сигнальном входе устройства информации о наличии в канале несущей (что свидетельствует о начале передачи пакетов другими корреспондентами) триггер цикла передачи 3 переходит в единичное состояние (режим хранения логической единицы). При этом сигнал с уровнем логической единицы с его выхода поступает на инверсный вход первого элемента И 3 (тем самым запрещается прохождение очередного импульса с выхода синхронизатора 1 через первый элемент И 3), а также на сигнальные входы блока выделения адреса 9 и блока выделения координат 10; на информационные входы блоков 9 и 10 поступает последовательность символов заголовка, передаваемого в канале пакета (с информационного входа устройства). В результате на информационном выходе блока выделения адреса 9 появляется кодовая комбинация адреса корреспондента-отправителя, которая поступает на входы всех N блоков опознавания адреса 5₁-5_N. При этом соответствующий данному адресу блок опознавания адреса 5_i выдает со своего выхода на сигнальный вход соответствующего блока хранения координат 6_i сигнал записи. В результате информация о координатах местоположения корреспондента-отправителя, выделенная из заголовка поступившего пакета, с информационного выхода блока выделения координат 10 поступает на информационные входы всех блоков хранения координат 6₁-6_N, однако записывается только в соответствующий блок хранения координат 6_i. По мере поступления в канал очередных пакетов от всех корреспондентов информация, хранящаяся в блоках хранения координат 6₁-6_N, уточняется.

При необходимости начать передачу собственного пакета на управляющий вход устройства (и, соответственно, на второй вход второго элемента И 4) поступает сигнал запроса передачи. Кроме того, данный сигнал поступает на инверсный вход триггера разрешения передачи 13. Одновременно на адресный вход устройства (то есть на вход демультиплексора 8) поступает кодовая комбинация адреса получателя пакета, а на кодовый вход устройства (и, соответственно, кодовый вход сумматора по модулю два 16) - кодовая комбинация собственных координат местоположения. При этом в зависимости от кода адреса получателя на одном из N выходов (например, k-м) демультиплексора 8 появляется сигнал с уровнем логической единицы (сигнал считывания), который, поступая на управляющий вход соответствующего блока хранения координат 6_k, обеспечивает считывание кодовой комбинации, содержащей информацию о координатах местоположения корреспондента-получателя, с выхода блока хранения координат 6_k и поступление ее через N-входовый элемент ИЛИ 7 на информационный вход сумматора по модулю два 16. С выхода последнего кодовая комбинация, характеризующая удаленность корреспондента-получателя, поступает на вход блока управления аттенюатором 17, с выхода которого на кодовый выход устройства поступает кодовая комбинация управления аттенюатором передатчика. Тем самым при передаче любого пакета мощность сигнала выбирается соответствующей удаленности корреспондента, при этом все корреспонденты канала множественного доступа, удаленные на большее расстояние, не вступают в конфликт с передающим корреспондентом. Если в данный момент времени канал множественного доступа свободен, то первый элемент И 3 открыт по инверсному входу сигналом с уровнем логического нуля, поступающим с выхода триггера цикла передачи 2. При этом ближайший по времени импульс с выхода синхронизатора 1 через открытый первый элемент И 3 поступает на первый вход второго элемента И 4. Так как второй элемент И 4 открыт по второму входу сигналом с уровнем логической единицы, то импульс с его выхода через двухвходовый элемент ИЛИ 15 поступает на сигнальный выход устройства. При этом передатчик включается на интервал времени, определяемый длительностью импульса, формируемого синхронизатором 1. Появляющийся после включения передатчика сигнал несущей в канале множественного доступа приводит к появлению во всех устройствах, включенных в канал, сигнала с уровнем логической единицы на выходе триггера цикла передачи 2. Одновременно импульс поступает на вход элемента задержки 14, с выхода которого далее поступает на вторые входы третьего 11 и четвертого 12 элементов И. Время задержки элемента задержки 14 равно длительности импульса, сформированного синхронизатором 1. Это время должно быть не меньшим максимального времени распространения сигнала между корреспондентами τ_р. Если на передачу вышло одновременно два или несколько устройств, то на первом входе третьего элемента И 11 появляется сигнал о наличии несущей в канале, а на выходе третьего элемента И 11 и, соответственно, на выходе сигнала конфликта устройства появляется сигнал, оповещающий абонента о столкновении при попытке передачи. По сигналу столкновения корреспонденты канала снимают с входов устройств сигналы запроса передачи, кода адреса и кода собственных координат и откладывают попытку передачи.

При отсутствии сигнала несущей в момент появления импульса на выходе элемента задержки 14 на выходе третьего элемента И 11 сигнал отсутствует, а на выходе четвертого элемента И 12 появляется сигнал, устанавливающий триггер разрешения передачи 13 в единичное состояние. При этом на сигнальном и управляющем выходах устройства появляются сигналы, разрешающие включение передатчика и передачу данных в канале множественного доступа. После окончания передачи абонент снимает с соответствующих входов устройства сигналы запроса передачи, кода адреса и кода собственных координат, что приводит к установке в исходное (нулевое) состояние триггера разрешения передачи 13. Устройство продолжает сбор информации о местоположении корреспондентов канала множественного доступа.

Блок опознавания адреса 5, функциональная схема которого показана на фиг.2, работает следующим образом. При поступлении на вход блока опознавания адреса 5 кодовой комбинации адреса, соответствующей данному дешифратору, на выходе дешифратора 5.1 появляется сигнал с уровнем логической единицы, который переводит триггер 5.2 в единичное состояние. Соответственно на выходе блока опознавания адреса 5 появляется сигнал записи, поступающий на сигнальный вход соответствующего блока хранения координат 6. Одновременно сигнал с уровнем логической единицы поступает на вход элемента задержки 5.3 и после задержки на время, необходимое для нормальной работы блока хранения координат 6, поступает с выхода элемента задержки 5.3 на вход R триггера 5.2 и переводит его в исходное состояние (то есть в режим хранения логического нуля).

Блок хранения координат 6, функциональная схема которого приведена на фиг.3, представляет собой оперативное запоминающее устройство (ОЗУ) 6.1, обеспечивающее запись информации, поступающей на информационный вход блока 6 от блока выделения координат 10, при поступлении на сигнальный вход блока хранения координат 6 сигнала с уровнем логической единицы с выхода блока опознавания адреса 5. При поступлении сигнала с уровнем логической единицы на управляющий вход блока хранения координат 6 от демультиплексора 8 обеспечивается считывание хранящейся в ОЗУ информации на выход блока хранения координат 6.

Блок выделения адреса 9, схема которого показана на фиг.4, работает следующим образом. При передаче в канале множественного доступа пакета каким-либо корреспондентом сигнал с уровнем логической единицы с выхода триггера цикла передачи 2 поступает на сигнальный вход блока выделения адреса 9 и далее на сигнальный вход электронного коммутатора 9.2. На информационный вход блока выделения адреса 9 поступает последовательность символов заголовка пакета, передаваемого в канале множественного доступа. В результате работы электронного коммутатора 9.2 в соответствующий момент времени на тактовый вход С регистра сдвига 9.3 начинает поступать последовательность тактовых импульсов, а на его информационный вход D-последовательность символов заголовка пакета, начиная с первого символа адреса. Кодовая комбинация адреса, выделенная из заголовка пакета, в параллельном коде с выхода регистра сдвига 9.3 поступает на информационный выход блока выделения адреса 9. В исходное состояние регистр сдвига 9.3 переводится сигналом с уровнем логической единицы, поступающим на управляющий вход блока выделения адреса 9 с управляющего выхода блока выделения координат 10.

Блок выделения координат 10, схема которого приведена на фиг.5, работает следующим образом. При передаче пакета в канале множественного доступа каким-либо корреспондентом сигнал с уровнем логической единицы с выхода триггера цикла передачи 2 поступает на сигнальный вход блока выделения координат 10 и далее на сигнальный вход электронного коммутатора 10.1. На информационный вход блока выделения координат 10 поступает последовательность символов заголовка пакета, передаваемого в канале множественного доступа. В результате работы электронного коммутатора 10.1 в соответствующий момент времени на тактовый вход С регистра сдвига 10.2 начинает поступать последовательность тактовых импульсов, а на его информационный вход D поступает последовательность символов заголовка пакета, начиная с первого символа координат местоположения корреспондента. Кодовая комбинация координат, выделенная из заголовка пакета, в параллельном коде поступает с выходов регистра сдвига 10.2 на входы элемента ИЛИ 10.3 и на выход блока выделения координат 10. Так как все кодовые комбинации, используемые для указания координат местоположения, являются ненулевыми, то сигнал с уровнем логической единицы с выхода элемента ИЛИ 10.3 поступает на вход R установки в нулевое состояние регистра сдвига 10.2 и переводит его в исходное состояние, а также поступает на управляющий вход блока выделения адреса 9, также переводя его в исходное состояние.

Электронный коммутатор 9.2 (10.1), схема которого приведена на фиг.6, работает следующим образом. Сигнал, поступающий на сигнальный вход электронного коммутатора 9.2 (10.1), переводит триггеры 1 и 7 в режим хранения логической единицы, в результате последовательность тактовых импульсов через открытые элементы И 2 и И 8 поступает на счетные входы двоичных счетчиков 3 и 9. Счетчик 3 отсчитывает количество символов заголовка, предшествующих символам адреса (координат местоположения), после чего сигналом с уровнем логической единицы переводит триггер 1 в нулевое состояние (при этом поступление тактовых импульсов на вход С счетчика 3 прекращается), а триггеры 5 и 11 переводятся в единичное состояние (сам двоичный счетчик 3 также переходит в нулевое состояние). При этом на информационный выход электронного коммутатора 9.2 (10.1) поступает последовательность символов заголовка пакета, начиная с первого из символов адреса (координат местоположения), а на тактовый выход электронного коммутатора 9.2 (10.1) - последовательность тактовых импульсов. Двоичный счетчик 9, закончив отсчет количества символов заголовка пакета, предшествующих символам адреса (координат местоположения), и количества символов собственно адреса (координат местоположения), выдает сигнал с уровнем логической единицы на входы R триггеров 5,7,11 и переводит их в нулевое состояние, а также сам переходит в режим хранения логического нуля. При этом поступление информации и тактовых импульсов на выходы электронного коммутатора 9.2 (10.1) прекращается.

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации пакетов сети передачи данных автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному каналу множественного доступа, имеющему динамическую неполносвязную структуру. Устройство управления передачей данных в канале множественного доступа включает синхронизатор 1, триггеры 2 и 13, элементы И 3, 4, 11 и 12, блоки опознавания адреса 5₁ ÷ 5_N, блоки хранения координат 6₁ ÷ 6_N, элементы ИЛИ 7 и 15, демультиплексор 8, блок выделения адреса 9, блок выделения координат 10, элемент задержки 14, сумматор по модулю два 16, блок управления аттенюатором 17. При такой схеме на основании анализа удаленности корреспондента-получателя по его адресу принимается решение об установлении минимально необходимого уровня мощности сигнала при собственной передаче. Технический результат, достигаемый при реализации изобретения, состоит в повышении пропускной способности канала путем минимизации числа корреспондентов, конфликтующих в процессе передачи пакетов, за счет управления мощностью сигнала при собственной передаче в соответствии с удаленностью корреспондента-получателя. 6 ил.

Устройство управления передачей данных в канале множественного доступа, содержащее синхронизатор, триггер цикла передачи, первый, второй, третий и четвертый элементы И, демультиплексор, N блоков опознавания адреса, где N - количество включенных в канал множественного доступа корреспондентов, блок выделения адреса, триггер разрешения передачи, элемент задержки, N-входовый и двухвходовый элементы ИЛИ, причем выход синхронизатора соединен с прямым входом первого элемента И, инверсный вход которого соединен с выходом триггера цикла передачи, с первым входом третьего элемента И и сигнальным входом блока выделения адреса, выход первого элемента И соединен с первым входом второго элемента И, второй вход которого соединен с инверсным входом триггера разрешения передачи и является управляющим входом устройства, сигнальным входом которого являются объединенные прямой и инверсный входы триггера цикла передачи, выход триггера разрешения передачи соединен со вторым входом двухвходового элемента ИЛИ и является управляющим выходом устройства, сигнальным выходом которого является выход двухвходового элемента ИЛИ, первый вход двухвходового элемента ИЛИ соединен с выходом второго элемента И и входом элемента задержки, выход которого соединен со вторыми входами третьего и четвертого элементов И, выход третьего элемента И соединен с инверсным входом четвертого элемента И и является выходом сигнала конфликта устройства, выход четвертого элемента И соединен с прямым входом триггера разрешения передачи, информационным входом устройства является информационный вход блока выделения адреса, информационный выход которого соединен с входами N блоков опознавания адреса, вход демультиплексора является адресным входом устройства, отличающееся тем, что дополнительно введены N блоков хранения координат, блок выделения координат, сумматор по модулю два, блок управления аттенюатором, причем информационный выход блока выделения координат соединен с информационными входами N блоков хранения координат, сигнальные входы которых соединены с выходами соответствующих блоков опознавания адреса, управляющий вход каждого из N блоков хранения координат соединен с cоответствующим выходом демультиплексора, выходы N блоков хранения координат соединены с соответствующими входами N-входового элемента ИЛИ, выход которого соединен с информационным входом сумматора по модулю два, кодовый вход которого является кодовым входом устройства, выход сумматора по модулю два соединен с входом блока управления аттенюатором, выход которого является кодовым выходом устройства, информационный и сигнальный входы блока выделения координат соединены соответственно с информационным и сигнальным входами блока выделения адреса, управляющий выход блока выделения координат соединен с управляющим входом блока выделения адреса, тактовый выход которого соединен с тактовым входом блока выделения координат.