ТРИГГЕРНОЕ УСТРОЙСТВО Российский патент 2004 года по МПК H03K3/29 

Изобретение относится к области импульсной техники и может быть использовано в счетных устройствах вычислительной техники и систем управления.

Известен трехстабильный счетный триггер (а.с. СССР №585591, кл. Н 03 К 3/286, опубл. 25.12.77, Бюл. №47), выбранный в качестве аналога изобретения и содержащий три RS-триггера, каждый из которых выполнен на трехвходовом и двухвходовом логических элементах И-НЕ с перекрестными связями, схему управления, содержащую три трехвходовых выходных логических элемента И-НЕ, а также содержит три выхода и шину счетных сигналов. Выходы двухвходовых элементов И-НЕ являются первыми выходами соответствующих RS-триггеров. Первые и вторые входы двухвходовых элементов И-НЕ являются соответственно первыми и вторыми входами соответствующих RS-триггеров. Первые и вторые входы трехвходовых элементов И-НЕ являются соответственно третьими и четвертыми входами соответствующих RS-триггеров. Первые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно первым, вторым и третьим входами схемы управления. Вторые входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно четвертым, пятым и шестым входами схемы управления. Третьи входы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно седьмым, восьмым и девятым входами схемы управления. Выходы первого, второго и третьего трехвходовых выходных элементов И-НЕ являются соответственно первым, вторым и третьим выходами схемы управления. Первые выходы каждого из RS-триггеров соединены соответственно с первым, вторым и третьим входами схемы управления, выходы которой являются соответствующими выходами устройства. Первые входы RS-триггеров соединены с шиной счетных сигналов. Вторые входы первого и третьего RS-триггеров соединены между собой. Вторые входы первого, второго и третьего RS-триггеров соединены с третьими входами соответственно третьего, первого и второго RS-триггеров. Четвертый вход первого RS-триггера соединен с четвертым и шестым входами схемы управления и с ее вторым выходом. Четвертый вход второго RS-триггера соединен с пятым и седьмым входами схемы управления и с ее третьим выходом. Четвертый вход третьего RS-триггера соединен с восьмым и девятым входами схемы управления и с ее первым выходом.

Недостатком известного триггера является низкая помехоустойчивость, обусловленная отсутствием мер защиты триггерных структур, входящих в его состав, от внешних импульсных помех.

Известно триггерное устройство (патент РФ №2093955 от 16.04.93, МПК Н 03 К 3/29, "Трехстабильный счетный триггер", вариант 2, Шишкин Г.И., Дикарев И.И., опубл. 20.10.97, Бюл. №29), выбранное в качестве прототипа и содержащее первый и второй двухстабильные триггеры, первые входы которых соединены с шиной счетных сигналов, инверсный выход первого двухстабильного триггера соединен с первым входом элемента И-НЕ, выход которого соединен с первой выходной шиной, вторую выходную шину, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два коммутатора, три резистора и конденсатор. Двухстабильные триггеры выполнены по КМОП-технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми, прямой выход первого из которых соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с прямым входом первого коммутатора. Выход первого коммутатора через первый резистор соединен с первым выводом второго резистора и с первой обкладкой конденсатора, вторая обкладка которого соединена с информационным входом второго D-триггера и через третий резистор - с выходом второго коммутатора. Инверсный вход второго коммутатора соединен со второй выходной шиной и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом второго D-триггера и со вторым входом элемента И-НЕ. Выход элемента И-НЕ соединен с инверсным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и с шиной счетных сигналов. Информационный вход первого D-триггера соединен со вторым выводом второго резистора.

Первым недостатком прототипа является низкая помехоустойчивость вследствие большой цены возможного сбоя под действием внешних помех по шине счетных сигналов и по шине питания. При поступлении каждого второго счетного импульса в триггерном устройстве происходит перезаряд конденсатора. Если вместо второго счетного импульса поступит импульс помехи ограниченной длительности, конденсатор может успеть только разрядиться и триггерное устройство из второго устойчивого состояния перейдет не в третье устойчивое состояние, а вернется в первое устойчивое состояние, характеризуемое разряженным конденсатором, что соответствует потере двух счетных импульсов.

Вторым недостатком является невозможность обеспечения работы триггерного устройства в однопеременном троичном коде из-за невозможности переключения устройства при переполнении из режима сложения в режим вычитания и обратно.

Задачей, решаемой заявляемым изобретением, является создание триггерного устройства, обладающего повышенной помехоустойчивостью к воздействию внешних помех и возможностью работы в однопеременном троичном коде.

Технический результат заключается в повышении помехоустойчивости и обеспечении работы в однопеременном троичном коде.

Это достигается тем, что в триггерное устройство, содержащее шину счетных сигналов, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со второй выходной шиной, первый и второй двустабильные триггеры, выполненные по КМОП-технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми и объединены между собой и соединены с управляющими входами первого и второго коммутаторов, выход первого коммутатора через первый резистор соединен с первым выводом второго резистора и через конденсатор с первым выводом третьего резистора, второй вывод которого соединен с выходом второго коммутатора, второй вывод второго резистора соединен с информационным входом первого D-триггера, прямой выход которого соединен с первым входом первого коммутатора, первый вход второго коммутатора соединен с прямым выходом второго D-триггера. Новым является то, что дополнительно введены второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И-НЕ, четыре инвертора, два диода, четвертый резистор и третий коммутатор, выход которого соединен с входом четвертого инвертора и с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом первого инвертора и первым входом второго элемента И-НЕ, второй вход которого соединен с выходом четвертого инвертора, а выход - с тактовыми входами D-триггеров и с управляющими входами первого и второго коммутаторов, второй вход первого коммутатора соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и инверсным выходом первого D-триггера, информационный вход второго D-триггера соединен с анодом первого диода и через четвертый резистор - с первым выводом третьего резистора, катод первого диода соединен с выходом третьего инвертора, вход которого подключен к выходу первого коммутатора, выход второго коммутатора соединен с входом второго инвертора, выход которого соединен с катодом второго диода, анод которого соединен с информационным входом первого D-триггера, управляющий вход третьего коммутатора соединен со вторыми входами второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с входной шиной устройства, первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первыми входами второго и третьего коммутаторов, второй вход третьего коммутатора соединен с первым входом первого коммутатора, выход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен со вторым входом второго коммутатора.

Указанная совокупность признаков позволяет повысить помехоустойчивость к воздействию внешних помех путем уменьшения цены возможного сбоя за счет исключения перезаряда конденсатора при поступлении счетных импульсов и обеспечить работу данного устройства в однопеременном троичном коде за счет переключения триггерного устройства при переполнении из режима сложения в режим вычитания и обратно.

На чертеже приведена принципиальная схема триггерного устройства.

Триггерное устройство содержит два тактируемых двухстабильных D-триггера 1 и 2, выполненных по КМОП-технологии, три коммутатора 3, 4, 5, четыре инвертора 6, 7, 8, 9, два элемента И-НЕ 10 и 11, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, 13 и 14, четыре резистора 15, 16, 17, 18, два диода 19 и 20, конденсатор 21, входную шину 22, шину счетных сигналов 23 и две выходные шины 24 и 25.

Тактовые входы D-триггеров 1 и 2 объединены и подключены к объединенным управляющим входам коммутаторов 3 и 4 и к выходу элемента И-НЕ 11. Выход коммутатора 3 соединен с входом инвертора 8 и через резистор 15 соединен с первым выводом резистора 16, второй вывод которого соединен с информационным входом D-триггера 1 и с анодом диода 20, катод которого подключен к выходу инвертора 8, вход которого подключен к выходу коммутатора 4 и ко второму выводу резистора 17. Первый вывод конденсатора 21 соединен с первым выводом резистора 16, а второй вывод конденсатора 21 подключен к первому выводу резистора 17 и к первому выводу резистора 18, второй вывод которого соединен с информационным входом D-триггера 2 и с анодом диода 19, катод которого подключен к выходу инвертора 8. Прямой выход D-триггера 2 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 и первыми входами коммутаторов 4 и 5 соответственно. Второй вход коммутатора 5 подключен к первому входу коммутатора 3 и к прямому выходу D-триггера 1, инверсный выход которого соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход которого подключен ко второму входу коммутатора 4. Второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, с входной шиной 22 и с управляющим входом коммутатора 5, выход которого подключен к входу инвертора 9, выход которого соединен со вторым входом элемента И-НЕ 11, первый вход которого соединен со вторым входом элемента И-НЕ 10 и с выходом инвертора 6, вход которого подключен к шине счетных сигналов 23. Первый вход элемента И-НЕ 10 соединен с выходом коммутатора 5, а выход - с первой выходной шиной 24. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 соединен со вторым входом коммутатора 3 и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, выход которого подключен ко второй выходной шине 25.

Данное триггерное устройство представляет собой один разряд счетчика в однопеременном троичном коде. Для построения многоразрядного счетчика необходимо соединить шину 25 последующего разряда с шиной 22 предыдущего разряда, а шину 23 последующего разряда - с шиной 24 предыдущего разряда.

Триггерное устройство работает следующим образом.

В первом (исходном) состоянии, в режиме хранения информации, D-триггеры 1 и 2 находятся в состоянии логической "1" и логического "0" соответственно. Во время отсутствия счетного импульса на шине счетных сигналов 23 присутствует сигнал логической "1", следовательно, на выходе инвертора 6 - сигнал логического "0", а на выходе элемента И-НЕ 11 - сигнал логической "1". На входной шине 22 присутствует сигнал логического "0", следовательно, выход коммутатора 5 подключен к своему первому входу Х0, на котором установлен сигнал логического "0". Данный сигнал запрещает прохождение счетных импульсов на выходную шину 24 через элемент И-НЕ 10 и с помощью инвертора 9 разрешает их прохождение через элемент И-НЕ 11. При отсутствии счетных импульсов на выходе элемента И-НЕ 11, на тактовых входах D-триггеров 1, 2 и входах управления коммутаторов 3 и 4 сохраняется сигнал логической "1", поэтому разрешена запись данных в D-триггеры 1, 2 с их информационных входов, а выходы коммутаторов 3, 4 подключены к своим вторым входам X1, которые соединены с прямыми выходами D-триггеров 1, 2. Следовательно, на выходах коммутаторов 3, 4 присутствуют сигналы логической "1" и логического "0" соответственно, а на выходах инверторов 7, 8 - логической "1" и логического "0" соответственно. Конденсатор 21 заряжен, при этом его положительно заряженная обкладка соединена через резистор 16 с информационным входом D-триггера 1, а отрицательно заряженная обкладка через резистор 18 - с информационным входом D-триггера 2. D-триггеры 1, 2 удерживаются в исходном состоянии сигналами на их информационных входах с помощью конденсатора 21, при этом через диоды 19, 20 ток не идет. На выходе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12, 13, 14 присутствует сигнал логического "0", следовательно, на первых входах Х0 коммутаторов 3, 4 и выходной шине 25 присутствуют сигналы логического "0". Если под действием внешней помехи D-триггеры 1, 2 устанавливаются (в наихудшем случае) в состояния логического "0" и логической "1" соответственно, то на выходах коммутаторов 3, 4 будут сформированы соответственно сигналы логического "0" и логической "1". При этом на выходах инверторов 7, 8 установятся сигналы логического "0" и логической "1" соответственно, а положительно заряженная обкладка конденсатора 21 окажется подключенной через резистор 15 и выход коммутатора 3 к общей шине питания (не приведена). При этом отрицательно заряженная обкладка конденсатора 21 через резистор 18 создает на информационном входе D-триггера 2, имеющем входные защитные диоды (Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986, с.65, рис.6-4), сигнал с уровнем ниже логического "0", что приводит к появлению на его выходе сигнала логического "0". Это приводит к появлению на выходе коммутатора 4 сигнала логического "0", поддерживающего исходное состояние D-триггера 2, а положительно заряженная обкладка конденсатора 21 через резистор 16 создает на информационном входе D-триггера 1 сигнал логической "1". При этом на выходах D-триггеров 1, 2 будут сформированы сигналы логической "1" и логического "0" соответственно, и восстановление исходного состояния D-триггеров 1, 2 завершается. Аналогичным образом происходит восстановление других состояний D-триггеров 1, 2.

При поступлении первого счетного импульса (сигнал логического "0" на шине счетных сигналов 23) на выходе инвертора 6 появляется сигнал логической "1", а на выходе элемента И-НЕ 11, на входах управления коммутаторов 3, 4 и на тактовых входах D-триггеров 1, 2 - сигнал логического "0". D-триггеры 1, 2 становятся "нечувствительными" к сигналам на их информационных входах и находятся в состояниях соответственно логической "1" и логического "0". Выходы коммутаторов 3, 4 подключаются к своим первым входам Х0, на которых присутствует сигнал логического "0", следовательно, на выходах коммутаторов 3, 4 устанавливаются сигналы логического "0" и конденсатор 21 начинает разряжаться. Длительность счетного импульса должна быть достаточной для полного разряда конденсатора 21. На выходной шине 24 поддерживается сигнал логической "1". После окончания первого счетного импульса на выходе инвертора 6 устанавливается сигнал логического "0", а D-триггеры 1, 2 установятся в состояние логического "0" (т.к. ток разряда конденсатора 21 прекратился, потенциалы на информационных входах D-триггеров 1, 2 равны потенциалам на выходах коммутаторов 3, 4). На выходной шине 25 устанавливается сигнал логической "1", на выходной шине 24 сохраняется сигнал логической "1", а на входной шине 22 - сигнал логического "0". На выходе инвертора 9 присутствует сигнал логической "1", на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 14 установятся сигналы логического "0" и логической "1" соответственно. При этом на первых входах Х0 коммутаторов 3, 4 также установятся сигналы логического "0" и логической "1" соответственно. Триггерное устройство переходит в режим хранения информации.

При поступлении второго счетного импульса D-триггеры 1, 2 находятся в состоянии логического "0", на выходе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 14 присутствуют сигналы логического "0" и логической "1" соответственно. На входной шине 22 и на выходе коммутатора 5 поддерживаются сигналы логического "0". На выходе элемента И-НЕ 11 появляется сигнал логического "0", а выходы коммутаторов 3, 4 подключаются к своим первым входам Х0, на которых установлены сигналы логического "0" и логической "1" соответственно. Конденсатор 21 заряжается, при этом его положительно заряженная обкладка подключена через резистор 18 к информационному входу D-триггера 2. По окончании второго счетного импульса на выходе инвертора 6 появляется сигнал логического "0", D-триггер 2 устанавливается в состояние логической "1", a D-триггер 1 - в состояние логического "0", при этом на выходной шине 25 устанавливается сигнал логического "0", а на выходной шине 24 поддерживается сигнал логической "1". На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 14 устанавливаются сигналы логического "0" и логической "1" соответственно. Следовательно, на первых входах Х0 коммутаторов 3, 4 установятся сигналы логического "0" и логической "1" соответственно. Триггерное устройство переходит в режим хранения информации.

При поступлении третьего счетного импульса D-триггеры 1, 2 находятся в состояниях логического "0" и логической "1" соответственно. На входной шине 22 поддерживается сигнал логического "0", выход коммутатора 5 подключен к своему первому входу Х0, на который с выхода D-триггера 2 подается сигнал логической "1", разрешающий прохождение счетных импульсов на выходную шину 24. Третий счетный импульс, поступающий с шины счетных импульсов 23, вызывает на выходной шине 24 сигнал логического "0". Сигнал логического "0" на выходе инвертора 9 запрещает прохождение счетных импульсов через элемент И-НЕ 11, устанавливая на его выходе сигнал логической "1". На входах управления коммутаторов 3, 4 и тактовых входах D-триггеров 1, 2 появляется сигнал логической "1", при этом выходы коммутаторов 3, 4 подключены к своим вторым входам X1. Следовательно, на выходах коммутаторов 3, 4 после окончания третьего счетного импульса остаются сигналы логического "0" и логической "1" соответственно. После окончания третьего счетного импульса на шине 24 формируется сигнал логической "1". На шине 22 формируется сигнал логической "1", переключающий триггерное устройство из режима сложения в режим вычитания. На выходной шине 25 устанавливается сигнал логической "1". Триггерное устройство остается в режиме хранения информации.

При поступлении четвертого счетного импульса D-триггеры 1, 2 находятся в состоянии логического "0" и логической "1" соответственно. На шине 22 и на входе управления коммутатора 5 поддерживается сигнал логической "1", выход коммутатора 5 подключен к своему второму входу X1, поэтому на него установлен сигнал логического "0". На выходе элемента И-НЕ 11 четвертый счетный импульс устанавливает сигнал логического "0". На входах управления коммутаторов 3, 4 устанавливается сигнал логического "0", что вызывает подключение выходов коммутаторов 3, 4 к своим первым входам Х0, на которых присутствует сигнал логического "0", конденсатор 21 разряжается. После окончания четвертого счетного импульса D-триггеры 1, 2 устанавливаются в состояние логического "0". На выходной шине 25 устанавливается сигнал логического "0", на выходной шине 24 поддерживается сигнал логической "1". Триггерное устройство переходит в режим хранения информации.

При поступлении пятого счетного импульса D-триггеры 1, 2 находятся в состояниях логического "0", а на выходе элемента И-НЕ 11 и на входах управления коммутаторов 3, 4 появляется сигнал логического "0". На шине 22 поддерживается сигнал логической "1", поэтому на выходах коммутаторов 3, 4 устанавливаются сигналы логической "1" и логического "0" соответственно. Конденсатор 21 заряжается, при этом его положительно заряженная обкладка подключена через резистор 16 к информационному входу D-триггера 1. Таким образом, после окончания пятого счетного импульса D-триггеры 1, 2 устанавливаются в состояния логической "1" и логического "0" соответственно. На выходной шине 25 устанавливается сигнал логической "1", на выходной шине 24 поддерживается сигнал логической "1". Устройство возвратилось в исходное состояние.

Таким образом, данное триггерное устройство работает в режиме сложения или в режиме вычитания в зависимости от сигнала на входной шине 22, и в каждом из этих режимов проходит три счетных импульса с шины счетных импульсов 23, определяющих устойчивое состояние D-триггеров 1 и 2. Следовательно, обеспечивается работа триггерного устройства в однопеременном троичном коде, а также повышается помехоустойчивость триггерного устройства к воздействию внешних помех путем уменьшения цены возможного сбоя за счет отсутствия перезаряда конденсатора 21.

Изготовлен лабораторный макет триггерного устройства, испытания которого подтвердили работоспособность и практическую ценность заявляемого объекта.

Изобретение относится к области импульсной техники и может быть использовано в счетных устройствах вычислительной техники и систем управления. Техническим результатом является создание триггерного устройства, обладающего повышенной помехоустойчивостью к воздействию внешних помех и возможностью работы в однопеременном троичном коде. Технический результат достигается за счет того, что устройство содержит два тактируемых двухстабильных D-триггера, выполненных по КМОП-технологии, три коммутатора, четыре инвертора, два элемента И-НЕ, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре резистора, два диода, конденсатор, входную шину, шину счетных сигналов, две выходные шины. 1 ил.

Триггерное устройство, содержащее шину счетных сигналов, первый элемент И-НЕ, выход которого соединен с первой выходной шиной, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со второй выходной шиной, первый и второй двустабильные триггеры, выполненные по КМОП-технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми и объединены между собой и соединены с управляющими входами первого и второго коммутаторов, выход первого коммутатора через первый резистор соединен с первым выводом второго резистора и через конденсатор с первым выводом третьего резистора, второй вывод которого соединен с выходом второго коммутатора, второй вывод второго резистора соединен с информационным входом первого D-триггера, прямой выход которого соединен с первым входом первого коммутатора, первый вход второго коммутатора соединен с прямым выходом второго D-триггера, отличающееся тем, что введены второй и третий элементы Исключающее ИЛИ, второй элемент И-НЕ, четыре инвертора, два диода, четвертый резистор и третий коммутатор, выход которого соединен с входом четвертого инвертора и с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом первого инвертора и первым входом второго элемента И-НЕ, второй вход которого соединен с выходом четвертого инвертора, а выход - с тактовыми входами D-триггеров и с управляющими входами первого и второго коммутаторов, второй вход первого коммутатора соединен с выходом второго элемента Исключающее ИЛИ и с первым входом первого элемента Исключающее ИЛИ, второй вход которого соединен с первым входом третьего элемента Исключающее ИЛИ и инверсным выходом первого D-триггера, информационный вход второго D-триггера соединен с анодом первого диода и через четвертый резистор с первым выводом третьего резистора, катод первого диода соединен с выходом третьего инвертора, вход которого подключен к выходу первого коммутатора, выход второго коммутатора соединен с входом второго инвертора, выход которого соединен с катодом второго диода, анод которого соединен с информационным входом первого D-триггера, управляющий вход третьего коммутатора соединен со вторыми входами второго и третьего элементов Исключающее ИЛИ и с входной шиной устройства, первый вход второго элемента Исключающее ИЛИ соединен с первыми входами второго и третьего коммутаторов, второй вход третьего коммутатора соединен с первым входом первого коммутатора, выход третьего элемента Исключающее ИЛИ соединен со вторым входом второго коммутатора.