УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПОЛУЧЕНИЕМ ОЦЕНКИ КАЧЕСТВА ЗНАНИЙ В СИСТЕМЕ ДИСТАНЦИОННОГО ОБУЧЕНИЯ Российский патент 2005 года по МПК G06F19/00 

Изобретение относится к вычислительной технике, в частности к устройствам для управления получением оценки качества знаний в системе дистанционного обучения, и может быть использовано для контроля знаний обучаемых.

Известны устройства, которые могли бы быть использованы для решения поставленной задачи [1, 2].

Первое из известных устройств содержит вычислительный блок, соединенный с блоками ввода функциональных признаков и логической обработки, выходы которых подключены к блоку памяти, блок отображения, подключенный к вычислительному блоку и к блоку принятия решений [1].

Существенный недостаток данного устройства состоит в его ограниченных функциональных возможностях, обусловленных тем, что описание входных ситуаций при обучении и контроле качества знаний возможно лишь в пространстве ограниченного числа признаков, что приводит к низкой эффективности его использования.

Известно и другое устройство, содержащее блоки памяти, компараторы, счетчики, регистры, триггеры, группы элементов И, ИЛИ, элементы задержки [2].

Последнее из перечисленных выше технических решений наиболее близко к описываемому.

Его недостаток заключается в невысокой точности, обусловленной отсутствием возможности контроля знаний по многокритериальным параметрам, используемым при описании входных ситуаций в пространстве функциональных признаков.

Цель изобретения - повышение точности устройства путем использования многокритериальных параметров для выявления и исправления ошибок.

Поставленная цель достигается тем, что в устройство, содержащее первый регистр, информационный вход которого является первым информационным входом устройства, а синхронизирующий вход - первым синхронизирующим входом устройства, второй регистр, информационный вход которого соединен с выходом блока памяти, являющимся первым информационным выходом устройства, третий регистр, информационный вход которого является вторым информационным входом устройства, синхронизирующий вход является вторым синхронизирующим входом устройства, а выход подключен к одному входу первого компаратора, другой вход которого соединен с выходом второго регистра, а выходы соединены с одними входами первого и второго элементов И соответственно, второй компаратор, один вход которого соединен с выходом первого счетчика, а выходы подключены к одним входам третьего и четвертого элементов И соответственно, первый элемент ИЛИ, один вход которого соединен с выходом третьего элемента И, а выход первого элемента ИЛИ соединен с входом первого элемента задержки, выход которого подключен к входу второго элемента задержки, выход которого соединен с входом считывания блока памяти и с входом третьего элемента задержки, импульс с третьего элемента И поступает на счетный вход первого счетчика, синхронизирующий импульс с четвертого элемента И поступает на установочный вход первого счетчика, синхронизирующий импульс, задержанный четвертым элементом задержки на время записи кода в третий регистр, с выхода пятого элемента задержки поступает на первый и второй элементы И, первый триггер, единичный вход которого является первым управляющим входом устройства, второй элемент ИЛИ, один вход которого является вторым управляющим входом устройства, а выход подключен к установочному входу первого триггера, четвертый элемент задержки, вход которого соединен с вторым синхронизирующим входом устройства, а выход подключен к синхронизирующему входу первого компаратора, при этом синхронизирующий импульс, задержанный четвертым элементом задержки на время записи кода в третий регистр, поступает с выхода пятого элемента задержки на первый и второй элементы И, второй триггер, единичный вход которого подключен к выходу второго элемента И, соединенному с счетным входом второго счетчика, первую группу элементов И, одни входы которых соединены с выходом четвертого элемента И, вторую группу элементов И, одни входы которых подключены к выходам второго регистра, третий элемент ИЛИ, один вход которого соединен с выходом первого элемента И, пятый и шестой элементы И, одни входы которых соединены с единичным выходом первого триггера, седьмой элемент И, один вход которого соединен с инверсным выходом первого триггера, синхронизирующий импульс с четвертого элемента И поступает на синхронизирующий выход устройства в качестве сигнала об окончании предъявления тестовых заданий, с выхода третьего элемента задержки поступает синхронизирующий импульс на вход четвертого элемента И и на вход второго регистра, на первом сигнальном выходе устройства появляется сигнал “Верно” с пятого элемента И, код правильного ответа со второй группы элементов И выдается на экран дисплея, с шестого элемента И поступает импульс на второй сигнальный выход устройства в качестве сигнала “Ошибка”, синхронизирующий импульс с четвертого элемента И поступает на установочный вход второго счетчика и второй элемент ИЛИ, введены определитель опорного адреса теста, информационный вход которого соединен с выходом первого регистра, синхронизирующий вход подключен к первому синхронизирующему входу устройства, информационный выход соединен с другим входом второго компаратора, а синхронизирующий выход соединен с другим входом первого элемента ИЛИ, сумматор, один информационный вход которого подключен к информационному выходу определителя опорного адреса теста, другой информационный вход соединен с выходом первого счетчика, синхронизирующий вход подключен к выходу первого элемента задержки, установочный вход соединен с выходом четвертого элемента И, а выход сумматора подключен к адресному выходу блока памяти, дешифратор, вход которого соединен с выходом второго счетчика, а выходы подключены к другим входам элементов И первой группы, при этом другой вход пятого элемента И подключен к выходу первого элемента И, другой вход шестого элемента И подключен к выходу второго элемента И, другие входы элементов И второй группы соединены с единичными выходами первого и второго триггеров, другой вход седьмого элемента И подключен к выходу второго элемента И, а выход седьмого элемента И соединен с другим входом третьего элемента ИЛИ, выход которого подключен к другому входу третьего элемента И, с выходов элементов И первой группы выдается сигнал “Оценки” на вторые информационные выходы устройства.

Сущность изобретения поясняется чертежами, где на фиг.1 представлена структурная схема устройства, на фиг.2 приведен пример конкретного конструктивного выполнения определителя опорного адреса теста, на фиг.3 показана структура представления кодового сообщения определителя опорного адреса теста, а на фиг.4 представлена структура кодовых сообщений, хранящихся в блоке памяти устройства.

Устройство (фиг.1) содержит первый 1, второй 2 и третий 3 регистры, первый 4 и второй 5 компараторы, первый 6 и второй 7 счетчики, сумматор 8, дешифратор 9, блок 10 памяти, определитель 11 опорного адреса теста, первый 12 и второй 13 триггеры, первый 14, второй 15, третий 16, четвертый 17, пятый 18, шестой 19 и седьмой 20 элементы И, первую 21-23 и вторую 24 группы элементов И, первый 25, второй 26 и третий 27 элементы ИЛИ, первый 28, второй 29, третий 30, четвертый 31 и пятый 32 элементы задержки.

На фиг.1 также показаны первый 33 и второй 34 информационные входы устройства, первый 35 и второй 36 синхронизирующие входы устройства, первый 37 и второй 38 управляющие входы устройства, а также первый 39, второй 40, третьи 41 информационные выходы устройства, первый 42 и второй 43 сигнальные выходы и синхронизирующий 44 выход.

Определитель 11 опорного адреса теста (фиг. 2) содержит дешифратор 45, блок памяти 46, выполненный в виде постоянного запоминающего устройства, регистр 47, элементы 48 - 50 И, элементы 51 и 52 задержки. На чертеже также показаны синхронизирующий вход определителя 33, информационный вход 53, информационный выход 54 и синхронизирующий выход 55.

Все узлы и элементы устройства выполнены на стандартных потенциально-импульсных элементах.

В основу работы устройства для получения оценки знаний положены задания для самоконтроля и контроля, реализуемые в этих двух различных режимах работы. Методология построения тестов (т.е. серии тестовых заданий) для самоконтроля и контроля усвоения знаний обучаемых в какой-либо предметной области в целом сходная. Однако есть и различия. Так, прямое и единственное назначение контрольных тестов - это проверка усвоения знаний по изучаемой дисциплине, в то время как задания для самоконтроля включают в себя и элементы обучения, ибо в этом случае при проведении контроля сообщаются правильные ответы [3].

Исходя из этого, требования к корректности составления контрольных тестов более жесткие, поскольку исследуемый уровень знаний должен быть адекватно отражен некоторыми количественными показателями. Для того чтобы подготовленные тесты действительно позволяли оценить степень усвоения учебного материала, они должны быть составлены в соответствии с определенными требованиями классической теории тестирования [4].

Устройство работает следующим образом.

Клиентское рабочее место контроля знаний состоит из терминала, имеющего экран для воспроизведения тестовых заданий, примеры которых приведены в упомянутом источнике [3], и клавиатуру персонального компьютера. Управление контролем знаний в системе дистанционного обучения осуществляется с сервера (не показан).

Перед началом очередного цикла работы из сервера в регистр 1 записывается код номера теста, задания которого должны быть предъявлены для контроля знаний. Для этого на вход 33 сервер выдает код номера теста, который синхросигналом сервера, поступающим на вход 35, заносится в регистр 1.

Кроме того, с сервера задается один из двух режимов работы устройства: режим контроля или режим самоконтроля, реализуемые с помощью триггера 12, управляемого с входов 35 и 36. Если триггер 12 находится в исходном (“нулевом”) состоянии, то он реализует режим контроля, при котором он блокирует цепи выдачи “подсказок” через элементы 18, 19 и 24 И. Если же триггер 12 будет переведен в единичное состояние, то это будет означать работу устройства в режиме самоконтроля. При этом высоким потенциалом с единичного выхода триггера элементы 18, 19 и 24 И будут открыты для выдачи подсказок на экран дисплея.

Код номера теста с выхода регистра 1 поступает на вход 53 определителя 11 опорного адреса теста, откуда он подается на вход дешифратора 45 (см. фиг.2), который расшифровывает этот код и на одном из его выходов формируется высокий потенциал, открывающий один из соответствующих элементов 48-50 И.

Параллельно с этим, синхронизирующий сигнал сервера с входа 35 задерживается элементом 51 задержки (на время срабатывания дешифратора 45 и установки кода на адресном входе постоянного запоминающего устройства 46) и с выхода элемента 51 задержки, пройдя открытый по второму входу один из элементов 48-50 И, поступает на вход считывания фиксированной ячейки памяти постоянного запоминающего устройства 46.

В фиксированной ячейке этого блока памяти хранится кодовое сообщение, структура которого представлена на фиг.3, где в первых К1-разрядах хранится начальный адрес первого тестового задания, а во-вторых К2-разрядах хранится общее количество заданий в данном тесте.

Содержимое фиксированной ячейки ПЗУ 46 считывается на вход регистра 47, куда оно заносится синхронизирующим импульсом, поступающим с выхода элемента задержки 52 на синхронизирующий вход регистра 47. Содержимое первых К1-разрядов с выхода регистра 47 через выход 54 определителя 11 поступает на одни входы сумматора 8, а содержимое вторых К2-разрядов на один вход компаратора 5.

Синхронизирующий импульс с выхода элемента задержки 52 после занесения кода в регистр 47 через выход 55 определителя 11 проходит через элемент 25 ИЛИ на вход элемента 28 задержки, где задерживается на время срабатывания регистра 47 и установки кода на входе сумматора 8. Учитывая, что к этому моменту счетчик 6, выход которого соединен с другим входом сумматора 8, находится в исходном “обнуленном” состоянии, то на одном входе сумматора будет содержимое К1-разрядов, а на втором входе код, соответствующий нулевому значению.

Синхронизирующим импульсом, поступающим на синхронизирующий вход сумматора 8 с выхода элемента задержки 28, на выходе сумматора 8 будет зафиксирован начальный адрес первого тестового задания, которое должно быть выдано на экран дисплея. Этот же импульс, задержанный элементом задержки 29 на время переходных процессов в сумматоре 8, поступает на вход считывания блока 10 памяти и считывает содержимое начального адреса на выход блока 10.

Структура считываемого кодового сообщения представлена на фиг.4, где первые К3-разрядов отведены под тестовое задание, а вторые К4-разрядов содержат код правильного ответа.

После считывания первые К3-разряда в виде тестового задания выдаются на экран дисплея через выход 39 устройства, а вторые К4-разрядов, содержащие код правильного ответа, поступают на информационный вход регистра 2, куда и заносятся синхронизирующим импульсом с выхода элемента задержки 30 (задерживающим поступивший на его вход импульс на время считывания кода с блока памяти и установки его на входах регистра 2).

По классической теории тестирования [4] на оптимальное количество (4-6) вариантов ответов должен быть только один правильный вариант ответа и этот ответ будет находиться в регистре 2.

Обучаемый из предлагаемых вариантов ответа выбирает тот, который он считает предпочтительным, и набирает на клавиатуре соответствующий знак или символ. Код ответа поступает на информационный вход 34 регистра 3, куда и заносится синхронизирующим импульсом с входа 36.

Одновременно с этим, тот же синхроимпульс с входа 36 задерживается элементом задержки 31 на время записи кода в регистр 3 и затем поступает на синхронизирующий вход компаратора 4, на информационные входы которого подаются коды регистров 2 и 3. Если коды регистров совпали, то на прямом выходе компаратора 4 будет высокий потенциал, которым будет открыт элемент 14 И, на другой вход которого поступает синхронизирующий импульс с выхода элемента задержки 32, задержанный на время срабатывания компаратора.

Импульс с выхода элемента 32 задержки проходит элемент 14 И и далее поступает, во-первых, на вход элемента 18 И, открытый по второму входу триггером 12 в режиме самоконтроля. В результате на сигнальном выходе устройства 42 появится сигнал “Верно”.

Во-вторых, импульс с выхода элемента 14 И через элемент 27 ИЛИ поступает на один вход элемента 16 И, состояние которого определяется потенциалом с инверсного выхода компаратора 5. Учитывая то обстоятельство, что на одном входе компаратора будет код, фиксирующий число заданий в тесте, а на другом - код счетчика 6, в данный момент соответствующий нулевому значению, то на прямом выходе компаратора 5 будет низкий потенциал, а на инверсном - высокий, поддерживающий элемент 16 И в открытом состоянии.

В результате импульс с выхода элемента 27 ИЛИ проходит через элемент 16 И и далее поступает как на счетный вход счетчика 6, увеличивая его показания на единицу, так и через элемент 25 ИЛИ и элемент 28 задержки на синхронизирующий вход сумматора 8, фиксируя факт увеличения кода на адресном входе блока памяти на единицу.

Далее осуществляется считывание описанным выше образом следующего тестового задания и соответствующего ему кода правильного ответа в регистр 2.

Если же в процессе выбора ответа на очередное тестирующее задание в регистр 3 будет введен неправильный ответ, то этот факт будет зафиксирован компаратором 4, выдачей высокого потенциала на его инверсном выходе. В результате этого элемент 14 И будет закрыт, а элемент 15 И открыт. Импульс с выхода элемента 32 задержки пройдет через элемент 15 И и поступит, во-первых, на единичный вход триггера 13, фиксирующего факт ошибки и открывающего по одному входу элементы 24 И. Возвращение триггера 13 в исходное состояние осуществляется сигналом начальной установки с пульта управления устройства (не показан) перед набором правильного ответа.

Во-вторых, он пройдет через элемент 19 И, открытый высоким потенциалом триггера 12 в режиме самоконтроля, на выход 43 в качестве сигнала “Ошибка”. Учитывая, что в режиме самоконтроля триггер 12 открывает и элементы 24 И по второму входу, то с выхода регистра 2 код правильного ответа через элементы 20 И будет выдан на экран дисплея в виде информации “ Правильный ответ”.

В-третьих, импульс с выхода элемента 15 И поступает на счетный вход счетчика 7, подсчитывающего число ошибок. Показания счетчика 7 поступают на вход дешифратора 9, который в зависимости от показаний счетчика открывает один из элементов 21-23 И. Выходам соответствующих элементов 21-23 И поставлены в соответствие возможные оценки знаний, которые выдаются на выходы 40.

В-четвертых, этот же импульс поступает на один вход элемента 20 И, состояние которого определяется потенциалом с инверсного выхода триггера 12. Если в данный момент триггер 12 находится в режиме самоконтроля, то низким потенциалом с инверсного выхода триггера 12 элемент 20 И будет закрыт и продолжение цикла предъявления очередного тестового задания возможно лишь после повторного ввода теперь уже правильного подсказанного ответа в регистр 3.

В этом случае компаратор 4 зафиксирует факт сравнения кодов регистров 2 и 3 и высоким потенциалом откроет элемент 14 И, через который синхронизирующий импульс с выхода элемента 32 задержки проходит через элемент 27 ИЛИ и элемент 16 И как на счетный вход счетчика 6, так и через элемент 25 ИЛИ и элемент задержки 28 на синхронизирующий вход сумматора 8. Далее осуществляется считывание описанным выше образом следующего тестового задания и соответствующего ему кода правильного ответа в регистр 2.

Если же триггер 12 находился в исходном состоянии, что соответствует режиму работы устройства в режиме контроля, то высоким потенциалом с инверсного выхода будет открыт элемент 20 И и импульс с выхода элемента 15 И пройдет через элемент 20 И, элемент 27 ИЛИ, элемент 16 И и далее на счетный вход счетчика 6 и через элемент 25 ИЛИ и элемент 28 задержки на синхронизирующий вход сумматора 8.

Описанный процесс будет продолжатся до тех пор, пока компаратор не зафиксирует равенства кодов в регистре 47 определителя 11 и счетчика 6. Как только компаратор 5 зафиксирует равенство кодов счетчика 6 и регистра 47, то на прямом выходе компаратора появится высокий потенциал, которым по одному входу открывается элемент 17 И, на другой вход которого поступает синхронизирующий импульс с выхода элемента задержки 30. Синхронизирующий импульс проходит элемент 17 И и поступает, во-первых, как на выход 44 в качестве сигнала серверу об окончании предъявления тестовых заданий, так и на установочные входы счетчика 6 и сумматора 8, возвращая их в исходное состояние.

Во-вторых, этот же импульс поступает на входы элементов 21-23 И и проходит на выход того из них, который будет открыт соответствующим выходом дешифратора 9, что определяет вид оценки, которую заслужил тестируемый обучаемый по результатам работы.

В-третьих, этот же импульс поступает на установочный вход счетчика 7 и через элемент 26 ИЛИ на установочный вход триггера 12, устанавливая его в исходное состояние, которое соответствует режиму контроля знаний.

Таким образом, введение новых узлов и конструктивных связей позволило существенно повысить точность оценки знаний обучаемых по всем разделам изучаемых предметных областей.

Источники информации

1. Опубликованная заявка Японии №60-19540, кл. G 06 F 15/16, 1985.

2. Описание к авторскому свидетельству №1550528, кл. G 06 F 15/20, 15/40, 1990 (прототип).

3. Романов А.Н. и др. Технология дистанционного обучения в системе заочного экономического образования. - М.: ЮНИТИ-ДАНА, 2000.

4. Клайн П. Справочное руководство по конструированию тестов. Киев: ПАН-ЛТД, 1994.

Изобретение относится к вычислительной технике, в частности к устройствам для управления получением оценки качества знаний в системе дистанционного обучения, и может быть использовано для контроля знаний обучаемых. Техническим результатом является повышение точности устройства путем использования многокритериальных параметров для выявления и исправления ошибок. Для этого устройство содержит регистры, компараторы, блок ввода признаков, счетчики, сумматор, дешифратор, блок памяти, определитель опорного адреса теста, триггеры, элементы И, группы элементов И, элементы ИЛИ, элементы задержки. 4 ил.

Устройство для управления получением оценки качества знаний в системе дистанционного обучения, содержащее первый регистр, информационный вход которого является первым информационным входом устройства, а синхронизирующий вход - первым синхронизирующим входом устройства, второй регистр, информационный вход которого соединен с выходом блока памяти, являющимся первым информационным выходом устройства, третий регистр, информационный вход которого является вторым информационным входом устройства, синхронизирующий вход является вторым синхронизирующим входом устройства, а выход подключен к одному входу первого компаратора, другой вход которого соединен с выходом второго регистра, а выходы соединены с одними входами первого и второго элементов И соответственно, второй компаратор, один вход которого соединен с выходом первого счетчика, а выходы подключены к одним входам третьего и четвертого элементов И соответственно, первый элемент ИЛИ, один вход которого соединен с выходом третьего элемента И, а выход первого элемента ИЛИ соединен с входом первого элемента задержки, выход которого подключен к входу второго элемента задержки, выход которого соединен с входом считывания блока памяти и с входом третьего элемента задержки, импульс с третьего элемента И поступает на счетный вход первого счетчика, синхронизирующий импульс с четвертого элемента И поступает на установочный вход первого счетчика, первый триггер, единичный вход которого является первым управляющим входом устройства, второй элемент ИЛИ, один вход которого является вторым управляющим входом устройства, а выход подключен к установочному входу первого триггера, четвертый элемент задержки, вход которого соединен с вторым синхронизирующим входом устройства, а выход подключен к синхронизирующему входу первого компаратора, при этом синхронизирующий импульс, задержанный четвертым элементом задержки на время записи кода в третий регистр, поступает с выхода пятого элемента задержки на первый и второй элементы И, второй триггер, единичный вход которого подключен к выходу второго элемента И, соединенному с счетным входом второго счетчика, первую группу элементов И, одни входы которых соединены с выходом четвертого элемента И, вторую группу элементов И, одни входы которых подключены к выходам второго регистра, третий элемент ИЛИ, один вход которого соединен с выходом первого элемента И, пятый и шестой элементы И, одни входы которых соединены с единичным выходом первого триггера, седьмой элемент И, один вход которого соединен с инверсным выходом первого триггера, синхронизирующий импульс с четвертого элемента И поступает на синхронизирующий выход устройства в качестве сигнала об окончании предъявления тестовых заданий, с выхода третьего элемента задержки поступает синхронизирующий импульс на вход четвертого элемента И и на вход второго регистра, на первом сигнальном выходе устройства появляется сигнал “Верно” с пятого элемента И, код правильного ответа со второй группы элементов И выдается на экран дисплея, с шестого элемента И поступает импульс на второй сигнальный выход устройства в качестве сигнала “Ошибка”, синхронизирующий импульс с четвертого элемента И поступает на установочный вход второго счетчика и второй элемент ИЛИ, отличающееся тем, что оно содержит определитель опорного адреса теста, информационный вход которого соединен с выходом первого регистра, синхронизирующий вход подключен к первому синхронизирующему входу устройства, информационный выход соединен с другим входом второго компаратора, а синхронизирующий выход соединен с другим входом первого элемента ИЛИ, сумматор, один информационный вход которого подключен к информационному выходу определителя опорного адреса теста, другой информационный вход соединен с выходом первого счетчика, синхронизирующий вход подключен к выходу первого элемента задержки, установочный вход соединен с выходом четвертого элемента И, а выход сумматора подключен к адресному выходу блока памяти, дешифратор, вход которого соединен с выходом второго счетчика, а выходы подключены к другим входам элементов И первой группы, при этом другой вход пятого элемента И подключен к выходу первого элемента И, другой вход шестого элемента И подключен к выходу второго элемента И, другие входы элементов И второй группы соединены с единичными выходами первого и второго триггеров, другой вход седьмого элемента И подключен к выходу второго элемента И, а выход седьмого элемента И соединен с другим входом третьего элемента ИЛИ, выход которого подключен к другому входу третьего элемента И, с выходов элементов И первой группы выдается сигнал “Оценки” на вторые информационные выходы устройства.