УСТРОЙСТВО ОПРЕДЕЛЕНИЯ РОЛЕВОЙ ФУНКЦИИ УЧАСТНИКА ТВОРЧЕСКОГО КОЛЛЕКТИВА Российский патент 2015 года по МПК G09B7/00 

Изобретение относится к вычислительной технике, в частности к устройствам психологического моделирования действий лиц, вовлеченных в практически важные ситуации, с последующей оценкой этих действий, к области испытаний профессиональной пригодности и связанному с ними обучению, к области психометрических измерений интеллекта, проводимых в психологии. Устройство может использоваться для проведения индивидуальных экспресс-тестов профессиональной пригодности в условиях отсутствия ресурсов для более полного и точного оценивания уровня готовности личности к инновационной деятельности в практически важных ситуациях, а также при формировании команд для эффективного решения узкоспециализированных наукоемких творческих задач.

Известна автоматизированная система для обучения и контроля знаний (Патент RU №2110095 C1 G09B 7/00), выполненная на базе персонального компьютера, состоящая из пульта управления, устройства ввода ответов и реакций обучаемого, блоков ввода информации, дешифратора управляющих сигналов, буфера данных, устройства управления и синхронизации, счетчика адреса, блока памяти, цифроаналогового преобразователя и аналогового мультиплексора.

Первый аналог позволяет использовать информационную стимуляцию на субсенсорном уровне восприятия в процессе ускоренного индивидуального обучения и контроля знаний.

Недостатком первого аналога является громоздкость и относительно высокая стоимость одного рабочего места из-за использования в качестве базы персонального компьютера.

Известна система тестирования «Телетестинг» (RU 2186423 С2, G09B 7/00), предназначенная для проверки объема и качества знаний при дистанционном обучении, при заочном автоматизированном определении профпригодности, при организационно-управленческом, профориентационном и индивидуально-личностном консультировании, а также при аттестационном контроле кадрового состава предприятий. Система базируется на компьютерных сетевых информационных технологиях и включает в себя блоки подготовительных модулей, модули тестирования, телекоммуникационные модули и модули анализа и обработки.

Второй аналог позволяет реализовать дистанционное одновременное тестирование множества испытуемых, находящихся территориально в различных местах, и обеспечивает секретность тестовых заданий для повышения достоверности получаемых результатов.

Недостатком второго аналога является относительная сложность системы и высокая стоимость одного рабочего места, необходимость разработки специального программного обеспечения для подсчета тестовых баллов в процессе телекоммуникации.

Наиболее близким аналогом (прототипом) по своей технической сущности заявленному устройству является прибор контроля знаний (RU 2110096 C1, G09B 7/07), включающий в себя несколько пультов учащихся, преобразователи угла поворота в код, блок двухпозиционных датчиков, пульт управления прибора, электрическую схему формирования оценок, табло и источник электропитания.

Схема прототипа позволяет использовать его для экспресс-тестинга испытуемых, существенно снизить при этом стоимость одного рабочего места.

Однако устройство-прототип имеет недостатки:

1. Зависимость конструкции прибора от количества и сложности проводимых тестов. В связи с этим для проведения комплексной оценки испытуемого при большом количестве гетерогенных тестовых заданий требуется пропорциональное усложнение конструкции прибора (трудно масштабировать);

2. Необходимость централизованного управления приборами для задания ключей к тестам и управления процессом тестирования.

Целью изобретения является разработка устройства тестирования, обеспечивающего оперативную оценку уровня инновационного интеллекта испытуемых, упрощение масштабирования в соответствии с требуемым количеством испытуемых за счет использования автономных индивидуальных пультов тестирования, децентрализации управления процессом тестирования за счет применения технологии микропрограммных автоматов, возможность применения гетерогенных тестовых заданий с большим количеством вопросов различной сложности и вариантов ответов за счет использования оперативных запоминающих устройств.

Поставленная цель достигается тем, что в известное устройство тестирования, содержащее блок датчиков, D-разрядный, где D≥2, информационный выход которого подключен к D-разрядному информационному входу блока кодирования ответов, блок вычисления частных показателей, пятый управляющий выход которого подключен к первому управляющему входу блока индикации, а N-разрядный, где N≥2, управляющий вход блока вычисления частных показателей подключен к N-разрядному управляющему выходу блока управления, Р-разрядный, где Р≥2, информационный вход которого подключен к Р-разрядному управляющему выходу блока датчиков, пятый управляющий выход которого подключен к третьему управляющему входу блока управления, а третий управляющий выход блока датчиков подключен к первому управляющему входу блока управления и восьмому управляющему входу блока индикации, K-разрядный и М-разрядный, где К≥2 и М≥2, информационные выходы блока управления подключены соответственно к K-разрядному информационному входу блока кодирования ответов и к М-разрядному информационному входу блока индикации, дополнительно введены блок синхронизации, блок предварительных подсчетов баллов, блок вычисления обобщенного показателя, блок выбора членов коллектива и блок оценки ролевой функции, S-разрядный, где S≥2, информационный вход которого подключен к S-разрядному информационному выходу блока вычисления частных показателей, второй и третий управляющие входы блока оценки ролевой функции подключены соответственно к седьмому и восьмому управляющим выходам блока управления, четвертый, пятый и шестой информационные выходы блока оценки ролевой функции подключены соответственно к четвертому, пятому и шестому информационным входам блока индикации, первый информационный вход блока выбора подключен к пятому информационному выходу блока вычисления частных показателей, четвертый и пятый управляющие входы блока выбора подключены соответственно к седьмому и восьмому управляющим выходам блока управления, второй и третий информационные выходы блока выбора подключены соответственно к второму и третьему информационным входам блока индикации, S-разрядный информационный вход блока вычисления обобщенного показателя подключен к S-разрядному информационному выходу блока вычисления частных показателей. Третий, четвертый и пятый синхронизирующие входы блока вычисления обобщенного показателя подключены соответственно к седьмому, восьмому и девятому синхронизирующим выходам блока синхронизации. Второй управляющий вход и седьмой управляющий S-разрядный вход блока вычисления обобщенного показателя подключены соответственно к первому управляющему выходу блока датчиков и к S-разрядному десятому управляющему выходу блока управления. S-разрядный шестой информационный выход блока вычисления обобщенного показателя подключен к S-разрядному информационному входу блока индикации. S-разрядные информационные вход и выход блока предварительных подсчетов балов подключены соответственно к S-разрядным информационным выходу блока кодирования ответов и входу блока вычисления частных показателей. S-разрядный управляющий вход и шестой управляющий вход блока предварительных подсчетов баллов подключены соответственно к S-разрядному пятому управляющему выходу блока управления и к третьему выходу БД. Четвертый синхронизирующий вход блока предварительных подсчетов баллов и третий синхронизирующий вход блока вычисления частных показателей подключены к шестому выходу блока синхронизации. Второй и третий синхронизирующие входы блока предварительных подсчетов баллов подключены соответственно к третьему и четвертому синхронизирующим выходам блока синхронизации, второй синхронизирующий выход которого подключен к синхронизирующему входу блока кодирования ответов. Пятый синхронизирующий выход блока синхронизации подключен к второму синхронизирующему входу блока вычисления частных показателей. Одиннадцатый управляющий выход и двенадцатый управляющий вход блока управления подключены соответственно к одиннадцатому управляющему входу и десятому выходу блока синхронизации. Первый управляющий вход блока синхронизации подключен к первому управляющему выходу блока датчиков. Блок синхронизации и блок управления снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, вводами исходных данных синхронизации и управления.

Блок предварительных подсчетов баллов состоит из каскадно включенных по S-разрядному информационному сигналу первого накопительного сумматора, делителя, умножителя и второго накопительного сумматора, первого и второго элементов «ИЛИ», выходы которых подключены соответственно к обнуляющим входам первого и второго накопительных сумматоров. S-разрядные информационные вход первого и выход второго накопительных сумматоров являются соответственно S-разрядными информационными входом и выходом блока промежуточных подсчетов баллов. Синхронизирующий вход делителя является вторым синхронизирующим входом блока промежуточных подсчетов баллов. Вход первого элемента «ИЛИ» и вход умножителя объединены и являются третьим синхронизирующим входом блока промежуточных подсчетов баллов. Первый вход второго элемента «ИЛИ» является четвертым управляющим входом блока промежуточных подсчетов баллов. Четвертый S-разрядный управляющий вход делителя и объединенные вторые входы первого и второго элементов «ИЛИ» являются соответственно S-разрядным седьмым и шестым управляющими входами блока предварительных подсчетов баллов.

Блок вычисления обобщенного показателя состоит из каскадно включенных по S-разрядному информационному сигналу умножителя, накопительного сумматора, вычислителя квадратного корня и делителя. Первый S-разрядный информационный вход умножителя и третий S-разрядный информационный выход делителя являются соответственно S-разрядными информационными входом и выходом блока вычисления обобщенного показателя. S-разрядный управляющий вход делителя является седьмым S-разрядным управляющим входом блока вычисления обобщенного показателя. Синхронизирующие вход умножителя, вход вычислителя квадратного корня и вход делителя являются соответственно третьим, четвертым и пятым синхронизирующими входами блока вычисления обобщенного показателя. Управляющий вход накопительного сумматора является вторым управляющим входом блока вычисления обобщенного показателя.

Блок синхронизации состоит из генератора тактовых импульсов, триггерного ключа, дешифратора, счетчика тактовых импульсов, компаратора, счетчика адреса, регистра памяти, элемента задержки и элемента «ИЛИ». Информационный выход компаратора подключен к входу «Стоп» триггерного ключа и через элемент задержки к информационному входу счетчика адреса, D-разрядные, где D≥2, третий и первый информационные входы компаратора подключены соответственно к D-разрядным информационным выходу счетчика тактовых импульсов и выходу регистра памяти, R-разрядный, где R≥3, управляющий выход счетчика адреса подключен к R-разрядным управляющим входам регистра памяти и дешифратора. Информационный выход триггерного ключа подключен к информационному входу счетчика тактовых импульсов и информационному входу дешифратора. Выход генератора тактовых импульсов подключен к первому информационному входу триггерного ключа. Управляющий вход «Старт» триггерного ключа подключен к выходу элемента «ИЛИ», шестой вход которого является одинадцатым управляющим входом блока синхронизации. Информационные выходы (с третьего по десятый) дешифратора являются соответстветственно синхронизирующими выходами (с 2-го по 9-й) блока синхронизации. Четвертый, шестой, восьмой и девятый информационные выходы дешифратора подключены соответственно к второму, третьему, четвертому и пятому входам элемента «ИЛИ». Информационный выход компаратора является десятым управляющим выходом блока синхронизации. Входы «Установка нуля» счетчика тактовых импульсов и счетчика адреса объединены и являются первым управляющим входом блока синхронизации. D-разрядный информационный вход/выход и R-разрядный адресный вход регистра памяти образуют F-разрядный вход исходных данных синхронизации, где F=D+R.

Блок оценки ролевой функции состоит из регистра памяти, первого, второго и третьего компараторов двоичных чисел, второй информационный выход регистра памяти подключен к первому информационному входу первого компаратора и третьему информационному входу третьего компаратора, третий информационный выход регистра памяти подключен к третьему информационному входу первого компаратора и к первому информационному входу второго компаратора, четвертый информационный выход регистра памяти подключен к третьему информационному входу второго компаратора и к первому информационному входу третьего компаратора, причем первый 5-разрядный информационный вход регистра памяти является первым информационным входом блока оценки ролевой функции, пятый и шестой управляющие входы регистра памяти являются вторым и третьим управляющими входами блока оценки ролевой функции, информационные выходы первого, второго и третьего компараторов являются соответственно четвертым, пятым и шестым информационными выходами блока оценки ролевой функции.

Блок выбора членов коллектива состоит регистра памяти, мажоритарного элемента и элемента «И», второй, третий и четвертый информационные выходы регистра памяти подключены соответственно к первым, вторым и третьим информационным входам мажоритарного элемента и элемента «И», причем первый информационный вход регистра памяти является первым информационным входом блока выбора, пятый и шестой управляющие входы регистра памяти являются соответственно четвертым и пятым управляющими входами блока выбора, а четвертый информационные выходы элемента «И» и мажоритарного элемента являются соответственно вторым и третьим информационными выходами блока выбора.

Указанные в формуле изобретения буквенные обозначения имеют следующий смысл:

S - количество разрядов кода, соответствующего максимальному количеству баллов, начисляемых за решение одного тестового задания.

Р - количество разрядов кода, соответствующего максимальному количеству тестовых заданий.

D - количество разрядов кода, соответствующего максимальному количеству вопросов в тестовом задании.

М - количество разрядов кода, отражающего максимальный объем данных одного тестового задания.

R - количество разрядов адресного входа дешифратора БС (в рассматриваемом случае R≥3).

V - количество разрядов кода, соответствующего максимальному значению обобщенного показателя.

Q - количество разрядов кода, соответствующего количеству оцениваемых частных показателей (в рассматриваемом случае Q≥3).

U - количество разрядов, соответствующее разрядности управляющих входов графического ЖКИ.

Благодаря новым совокупностям существенных признаков при реализации устройства обеспечивается двухуровневая оценка общего показателя инновационного интеллекта, их простота модификации структуры и содержания тестов и автоматизация всех процедур, т.е. повышение оперативности проведения исследований, кроме того, устройство позволяет осуществлять отбор кандидатов по заданным критериям, определять для каждого участника предпочитаемый характер решаемых задач инновационного процесса.

Изобретение поясняется чертежами, на которых показаны:

на фиг.1 - структурная схема устройства;

на фиг.2 - структурная схема блока управления (БУ);

на фиг.3-6 - структурные схемы микропрограммных модулей блока управления;

на фиг.7 - структурная схема блока датчиков (БД);

на фиг.8 - структурная схема блока кодирования ответов (БКО);

на фиг.9 - структурная схема блока предварительных подсчетов баллов (БППБ);

на фиг.10 - структурная схема блока вычисления частных показателей (БВЧП);

на фиг.11 - структурная схема блока вычисления обобщенного показателя (БВОП);

на фиг.12 - структурная схема блока индикации (БИ);

на фиг.13 - структурная схема блока синхронизации (БС);

на фиг.14 - структурная схема триггерного ключа БС;

на фиг.15 - структурная схема блока выбора членов коллектива (БВЧК);

на фиг.16 - структурная схема блока оценки ролевой функции (БОРФ);

на фиг.17 - трехкомпонентная модель инновационного интеллекта;

на фиг.18 - блок-схема алгоритма функционирования устройства.

Заявленное устройство, показанное на фиг.1, состоит из блока управления 1, блока датчиков 2, блока кодирования ответов 3, блока предварительных подсчетов баллов 4, блока вычисления частных показателей 5, блока вычисления обобщенного показателя 6, блока индикации 7, блока синхронизации 8, блока выбора членов коллектива 9 и блока оценки ролевой функции 10.

D-разрядный, где D≥2, информационный выход 2.2 БД 2 подключен к D-разрядному информационному входу 3.1 БКО 3. Пятый управляющий выход 5.5 БВЧП 5 подключен к первому управляющему входу 7.1 БИ 7. N-разрядный, где N≥2, управляющий вход 5.6 БВЧП 5 подключен к N-разрядному управляющему выходу 1.6 БУ 1. Р-разрядный, где Р≥2, информационный вход 1.2 БУ 1 подключен к Р-разрядному управляющему выходу 2.4 БД 2. Пятый 2.5 управляющий выход БД 2 подключен к третьему 1.3 управляющему входу БУ 1. Третий управляющий выход 2.3 БД 2 подключен к первому управляющему входу 1.1 БУ 1 и восьмому управляющему входу 7.8 БИ 7. K-разрядный 1.4 и М-разрядный 1.9, где К≥2 и М≥2, информационные выходы БУ 1 подключены соответственно к К-разрядному информационному входу 3.4 БКО 3 и к М-разрядному информационному входу 7.9 БИ 7. S-разрядный, где S≥2, информационный вход 6.1 БВОП 6 подключен к S-разрядному информационному выходу 5.4 БВЧП 5. Третий 6.3, четвертый 6.4 и пятый 6.5 синхронизирующие входы БВОП 6 подключены соответственно к седьмому 8.7, восьмому 8.8 и девятому 8.9 синхронизирующим выходам БС 8. Второй управляющий вход 6.2 и седьмой управляющий S-разрядный вход 6.6 БВОП 6 подключены соответственно к первому управляющему выходу 2.1 БД 2 и к S-разрядному управляющему выходу 1.10 БУ 1. S-разрядный информационный выход 6.6 БВОП 6 подключен к S-разрядному информационному входу 7.7 БИ 7. S-разрядные информационные вход 4.1 и выход 4.5 БППБ 4 подключены соответственно к S-разрядным информационным выходу 3.3 БКО 3 и входу 5.1 БВЧП 5. S-разрядный управляющий вход 4.7 и управляющий вход 4.6 БППБ 4 подключены соответственно к S-разрядному пятому 1.5 управляющему выходу БУ 1 и к выходу 2.3 БД 2. Четвертый синхронизирующий вход 4.4 БППБ 4 и третий синхронизирующий вход 5.3 БВЧП 5 подключены к выходу 8.6 БС 8. Второй 4.2 и третий 4.3 синхронизирующие входы БППБ 4 подключены соответственно к третьему 8.3 и четвертому 8.4 синхронизирующим выходам БС 8. Второй синхронизирующий выход 8.2 БС 8 подключен к синхронизирующему входу 3.2 БКО 3. Пятый 8.5 синхронизирующий выход БС 8 подключен соответственно к второму 5.2 синхронизирующему входу БВЧП 5. Одиннадцатый 1.11 управляющий выход и двенадцатый 1.12 управляющий вход БУ 1 подключены соответственно к одиннадцатому 8.11 управляющему входу и десятому 8.10 выходу БС 8. Первый управляющий вход 8.1 БС 8 подключен к первому 2.1 управляющему выходу БД 2, причем БС 8 и БУ 1 снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥1, вводами исходных данных синхронизации и управления.

Блок управления 1, структурная схема которого представлена на фиг.1, предназначен для хранения данных тестовых заданий, назначения весовых коэффициентов сложности тестовых заданий, а также для выдачи необходимых данных на основные блоки устройства. Реализация блока может быть различной, в частности, как показано на фиг.2, на основе принципа построения микропрограммного автомата [4, 5, 6].

БУ 1 осуществляет своевременную выдачу данных в такие элементы устройства, как умножители, делители, компараторы. Он состоит из четырех каскадно включенных по P-разрядному, где Р≥2, управляющему сигналу типовых модулей 1.1, 1.2, 1.3, 1.4, которые реализуют принцип работы микропрограммного автомата, регистра памяти 1.5 для хранения данных тестовых заданий, регистра сдвига 1.6 с параллельной записью и последовательным считыванием из очереди типа FIFO, элемента «ИЛИ» 1.7 и элемента задержки 1.8. Первый вход 1.7.1 элемента «ИЛИ» подключен к четвертому 1.6.4 информационному выходу регистра сдвига 1.6, а второй 1.7.2 вход элемента «ИЛИ» 1.7 является третьим 1.3 управляющим входом БУ 1. Информационный выход 1.7.3 элемента «ИЛИ» 1.7 является одиннадцатым 1.11 управляющим выходом БУ 1. Первый 1.6.1, второй 1.6.2 и третий 1.6.3 информационные входы регистра сдвига 1.6 подключены соответственно к седьмому 1.2.7 управляющему выходу второго модуля 1.2, восьмому 1.3.8 управляющему выходу третьего модуля 1.3 и седьмому 1.4.7 управляющему выходу четвертого модуля 1.4. Пятый управляющий вход 1.6.5 регистра сдвига 1.6 является двенадцатым 1.12 управляющим входом БУ 1. Восьмой 1.1.8 и Р-разрядный десятый 1.1.10 управляющие выходы первого модуля 1.1 подключены соответственно через элемент задержки 1.8 к второму 1.5.2 и первому 1.5.1 управляющим входам регистра памяти 1.5. Второй 1.7.2 управляющий вход элемента «ИЛИ» 1.7 является третьим 1.3 управляющим входом БУ 1. Р-разрядный управляющий вход 1.1.1 первого модуля 1.1 является вторым 1.2 управляющим входом БУ 1. Обнуляющие входы «Уст.0» 1.1.9, 1.2.8, 1.3.9, 1.4.8 модулей 1.1-1.4 объединены и образуют первый 1.1 управляющий вход БУ 1. Информационные выходы 1.1.4, 1.2.5, 1.3.5, 1.3.6, 1.4.5, 1.4.6 модулей 1.1, 1.2, 1.3, 1.4 являются соответственно K-разрядным четвертым 1.4, S-разрядным пятым 1.5, N-разрядным шестым 1.6, седьмым 1.7, восьмым 1.8 и S-разрядным десятым 1.10 управляющими выходами БУ 1. М-разрядный, где М≥2, выход 1.5.4 регистра памяти 1.5 является девятым 1.9 управляющим выходом БУ 1.

Каждый типовой модуль, схемы которых показаны на фиг.3, 4, 5, состоит из компаратора 1.1.1-1.4.1, регистра памяти 1.1.2-1.4.2, счетчика адреса 1.1.3-1.4.3 и элемента задержки 1.1.4-1.4.4. Типовой модуль имеет следующую структуру, которую можно рассмотреть на примере первого модуля (см. фиг.3). Адресный вход 1.1.2.6 регистра памяти 1.1.2 подключен к информационному выходу 1.1.3.2 счетчика адреса 1.1.3, а первый информационный выход 1.1.2.1 регистра памяти 1.1.2 подключен к первому информационному входу 1.1.1.1 компаратора 1.1.1. Выход компаратора 1.1.1.2 подключен через элемент задержки 1.1.4 к информационному входу 1.1.3.1 счетчика адреса.

Первый модуль 1.1 (фиг.3) обеспечивает работу БКО 2. Третий информационный вход 1.1.1.3 компаратора 1.1.1 является первым управляющим входом 1.1.1 модуля 1.1. Третий управляющий вход 1.1.3.3 счетчика адреса 1.1.3 является девятым управляющим входом 1.1.9 модуля 1.1. Информационный выход 1.1.1.2 компаратора 1.1.1 является восьмым 1.1.8 управляющим выходом модуля 1.1. D-разрядный третий 1.1.2.3 и S-разрядный четвертый 1.1.2.4 информационные выходы регистра памяти 1.1.2 образуют K-разрядный, где K=D+S, пятый управляющий выход 1.1.5 модуля 1.1. Р-разрядные второй информационный выход 1.1.3.2 счетчика адреса 1.1.3 и пятый информационный выход 1.1.2.5 регистра памяти 1.1.2 являются соответственно седьмым 1.1.7 и шестым 1.1.6 управляющими выходами модуля 1.1. Первый 1.1.3.1 информационный вход счетчика адреса 1.1.3, первый 1.1.2.1, третий 1.1.2.3, четвертый 1.1.2.4 и пятый 1.1.2.5 информационные выходы и второй 1.1.2.2 управляющий вход «Запись» регистра памяти 1.1.2 используются для предварительного ввода исходных данных в модуль 1.1.

Второй модуль 1.2 (см. фиг.4) обеспечивает работу БППБ 4. Третий 1.2.1.3 информационный вход компаратора 1.2.1 является первым управляющим входом 1.2.1 модуля 1.2. Третий управляющий вход 1.2.3.3 счетчика адреса 1.2.3. является восьмым 1.2.8 управляющим входом модуля 1.2. Выход компаратора 1.2.1.2 является седьмым 1.2.7 управляющим выходом модуля 1.2. S-разрядный третий 1.2.2.3 информационный выход регистра памяти 1.2.2 и Р-разрядный второй 1.2.3.2 информационный выход счетчика адреса 1.2.3 являются соответственно пятым 1.2.5 и шестым 1.2.6 управляющими выходами модуля 1.2. Первый 1.2.3.1 информационный вход счетчика адреса 1.2.3, первый 1.2.2.1 и третий 1.2.2.3 информационные выходы, а также второй управляющий вход «Запись» 1.2.2.2 регистра памяти 1.2.2 используются для предварительного ввода данных в модуль 1.2.

Третий модуль 1.3 обеспечивает работу БВЧП 5, БВ 9 и БОРФ 10. Р-разрядный третий информационный вход 1.3.1.3 компаратора 1.3.1 и третий управляющий вход 1.3.3.3 счетчика адреса 1.3.3 являются соответственно первым 1.3.1 и девятым 1.3.9 управляющими входами модуля 1.3. Выход 1.3.1.2 компаратора 1.3.1 является восьмым 1.3.8 управляющим выходом модуля 1.3. S-разрядные третий 1.3.2.3, четвертый 1.3.2.4 и пятый 1.3.2.5 информационные выходы регистра памяти 1.3.2 образуют N-разрядный, где N=3S, пятый 1.3.5 управляющий выход модуля 1.3. Шестой 1.3.2.6 информационный выход регистра памяти 1.3.2 является вторым управляющим выходом модуля 1.3. Р-разрядный второй выход 1.3.3.2 счетчика адреса 1.3.3 является седьмым 1.3.7 управляющим выходом модуля 1.3. Первый информационный вход 1.3.3.1 счетчика адреса 1.3.3, первый 1.3.2.1, третий 1.3.2.3, четвертый 1.3.2.4, пятый 1.3.2.5 информационные выходы и второй 1.3.2.2 управляющий вход регистра памяти 1.3.2 используются для предварительного ввода исходных данных в модуль 1.3.

Четвертый модуль 1.4 обеспечивает работу БВОП 6, БВ 9 и БОРФ 10. P-разрядный третий информационный вход 1.4.1.3 компаратора 1.4.1 и третий управляющий вход 1.4.3.3 счетчика адреса 1.4.3 являются соответственно первым 1.4.1 и восьмым 1.4.8 управляющими входами модуля 1.4. Третий 1.4.2.3 и S-разрядный четвертый 1.4.2.4 информационные выходы регистра памяти 1.4.2 являются соответственно третьим 1.4.3 и шестым 1.4.6 управляющими выходами модуля 1.4. Выход 1.4.1.2 компаратора 1.4.1 является седьмым 1.4.7 управляющим выходом модуля 1.4. Первый информационный вход 1.4.3.1 счетчика адреса 1.4.3, первый 1.4.2.1 и четвертый 1.4.2.4 информационные выходы, второй 1.4.2.2 управляющий вход регистра памяти 1.4.2 используются для предварительного ввода исходных данных в модуль 1.4.

Регистр сдвига 1.6 предназначен для обеспечения согласованной работы БУ 1 и БС 8. Через его информационные входы 1.6.1-1.6.3 записываются разрешающие сигналы, соответствующие логической единице и считываются по очереди от первого к третьему при поступлении тактовых импульсов на пятый 1.6.5 вход регистра сдвига.

БД 2, схема которого представлена на фиг.7, предназначен для кодирования двоичным кодом номера теста и номера ответа, которые выбираются испытуемым, а также для установки в исходное состояние всех счетчиков устройства. БД 2 может быть реализован различным образом, например, как показано на фиг.7, с помощью двухпозиционных датчиков 2.1, 2.2, 2.3, 2.6, счетчика номера теста 2.5, реверсивного счетчика номера ответа 2.4 и регистра памяти 2.7. D-разрядный первый информационный вход 2.7.1 регистра памяти 2.7 подключен к D-разрядному информационному выходу 2.4.2 счетчика номера ответа 2.4. Третий управляющий вход 2.7.3 регистра памяти 2.7 подключен к выходу 2.6.2 датчика «Запись» 2.6. Первый информационный вход 2.4.1 счетчика номера ответа 2.4 подключен к выходу 2.1.3 датчика «Выбор ответа» 2.1, а третий обнуляющий вход 2.4.3 счетчика номера ответа подключен к выходу датчика «Выбор теста» 2.2. Первый информационный вход 2.5.1 счетчика номера теста 2.5 подключен к выходу 2.2.2 датчика «Выбор теста» 2.2, а третий обнуляющий вход 2.5.3 счетчика номера теста 2.5 подключен к выходу 2.3.2 датчика «Установка 0» 2.3. На входы 2.1.1 и 2.1.2 датчика «Выбор ответа» 2.1 подаются потенциалы, соответствующие логическим нулю и единице, а на входы датчиков 2.2.1, 2.3.1, 2.6.1 «Выбор теста» 2.2, «Установка 0» 2.3 и «Запись» 2.6 подается потенциал, соответствующий логической единице. Выход 2.3.2 датчика «Установка 0» 2.3 является первым 2.1 и третьим 2.3 управляющими выходами БД 2. D-разрядный выход 2.7.2 регистра памяти 2.7 и Р-разрядный выход 2.5.2 счетчика номера теста 2.5 являются соответственно вторым 2.2 и четвертым 2.4 информационными выходами БД 2. Выход 2.6.2 датчика «Запись» 2.6 является пятым 2.5 управляющим выходом БД 2.

БКО 3 предназначен для определения количества баллов за выбранный ответ на тестовое задание в соответствии с предварительно заданными вестовыми коэффициентами заданий. БКО 3 может быть реализован различным образом, в частности, как показано на фиг.8.

БКО 3 состоит из компаратора 3.1 и умножителя 3.2. Первый информационный вход 3.2.1 умножителя 3.2 подключен к выходу 3.1.2 компаратора 3.1. Первый 3.1.1 информационный вход компаратора 3.1 и информационный выход 3.2.3 умножителя 3.2 являются соответственно D-разрядным информационными входом 3.1 и S-разрядным выходом 3.3 БКО 3, а третий вход 3.1.3 компаратора 3.1 и четвертый вход 3.2.4 умножителя 3.2 образуют K-разрядный управляющий вход БКО 3, где K=S+D. Второй синхронизирующий вход 3.2.2 умножителя является вторым 3.2 синхронизирующим входом БКО 3.

БППБ 4 предназначен для вычисления суммарного и среднего количества баллов, начисляемых по результатам выполнения тестовых заданий и подготовки исходных данных для вычисления частных показателей интеллекта. БППБ 4 может быть реализован различным образом, в частности, как показано на фиг.9.

БППБ 4 состоит из каскадно включенных по 5-разрядному информационному сигналу первого накопительного сумматора 4.1, делителя 4.2, умножителя 4.3, второго накопительного сумматора 4.4, первого 4.5 и второго 4.6 элементов «ИЛИ». Умножитель 4.3 осуществляет возведение в квадрат числа, поступающего в двоичном коде на первый его вход 4.3.1.

Первый вход 4.1.1 первого и второй выход 4.4.2 второго накопительного сумматора являются соответственно информационным входом 4.1 и выходом 4.5 БППБ 4. Входы 4.5.3 и 4.6.3 первого 4.5 и второго 4.6 элементов «ИЛИ» являются шестым 4.6 управляющим входом БППБ 4. Второй вход 4.6.2 второго элемента «ИЛИ» является четвертым 4.4 управляющим входом БППБ 4. Синхронизирующие входы 4.2.2, 4.3.2 делителя 4.2 и умножителя 4.3 являются синхронизирующими входами 4.2 и 4.3 БПП 4. S-разрядный четвертый 4.2.4 управляющий вход делителя 4.2 является седьмым 4.7 управляющим входом БППБ 4.

Начальная установка в исходное состояние накопительных сумматоров 4.1 и 4.4 осуществляется подачей на их управляющие входы 4.1.3 и 4.4.3 через первый 4.5 и второй 4.6 элементы «ИЛИ» потенциала логической единицы, который поступает через шестой 4.6 управляющий вход БППБ 4. Подготовка БППБ 4 к очередному этапу работы осуществляется обнулением накопительных сумматоров 4.1. и 4.4 тактовыми импульсами, поступающими через третий 4.3 и четвертый 4.4 синхронизирующие входы БППБ 4.

БВЧП 5 предназначен для вычисления значений частных показателей интеллекта и формирования по результатам вычисления информационного сигнала на БИ 7, а также для подготовки исходных данных для вычисления значения обобщенного показателя. БВЧП 5 может быть реализован различным образом, в частности, как показано на фиг.10.

БВЧП 5 состоит из каскадно включенных по S-разрядному информационному сигналу первого 5.2 и второго 5.3 делителей и компаратора 5.1.

Первый вход 5.2.1 первого делителя 5.2 и выход 5.3.3 второго делителя 5.3 являются соответственно информационными входом 5.1 и выходом 5.4 БВЧП 5. Выход 5.1.2 компаратора 5.1 является пятым 5.5 управляющим выходом БВЧП 5. Синхронизирующие входы 5.2.2 и 5.2.3 делителей 5.2 и 5.3 являются соответственно вторым 5.2 и третьим 5.3 синхронизирующими входами БВЧП 5, а четвертый информационные входы 5.2.4, 5.3.4 делителей 5.2 и 5.3 и третий информационный вход 5.1.3 компаратора 5.1 образуют управляющий N-разрядный вход 5.6 БВЧП 5, где N=3S.

БВОП 6 предназначен для вычисления значения обобщенного показателя интеллекта испытуемого и формирования информационного сигнала в БИ 7. БВОП 6 может быть реализован различным образом, в частности, как показано на фиг 11.

БВОП 6 состоит из каскадно включенных по S-разрядному информационному сигналу умножителя 6.1, накопительного сумматора 6.2, вычислителя квадратного корня 6.3 и делителя 6.4. S-разрядные вход 6.1.1 умножителя 6.1 и выход 6.4.3 делителя 6.4 являются соответственно информационным входом 6.1 и информационным выходом 6.6 БВОП 6. Синхронизирующие входы 6.1.2, 6.3.2, 6.4.2 умножителя 6.1, вычислителя квадратного корня 6.3 и делителя 6.4 являются синхронизирующими входами 6.3-6.5 БВОП 6. S-разрядный вход 6.4.1 делителя 6.4 и обнуляющий вход 6.2.2 накопительного сумматора 6.2 являются соответственно управляющими входами 6.7 и 6.2 БВОП 6.

БИ 7 предназначен для представления испытуемому содержания тестовых заданий, а также отображения результатов вычисления частных и обобщенного показателей интеллекта. БИ 7 может быть реализован различным образом, в частности, как показано на фиг.12.

БИ 7 состоит из счетчика адреса 7.1, дешифраторов 7.2-7.6, сегментного жидкокристаллического индикатора ЖКИ 7.8, индикаторов состояния 7.9-7.12, триггеров 7.13-7.15 и графического жидкокристаллического индикатора ЖКИ 7.6. Управление графическим ЖКИ 7.6 осуществляется через его входы 7.6.1 и 7.6.2, к которым подключены выходы 7.5.2 и 7.4.2 четвертого 7.5 и третьего 7.4 дешифраторов. Управление сегментным ЖКИ 7 осуществляется через его вход 7.7.1, к которому подключен выход 7.2.2 первого дешифратора 7.2. Управление индикаторами состояния 7.9-7.12 осуществляется через соответствующие входы 7.9.1-7.12.1, которые посредством триггеров 7.13-7.15 подключены к выходам 7.3.2-7.3.4 дешифратора 7.3. Индикатор «Не готов» 7.12 управляется через его вход 7.12.1, который посредством триггера 7.6 подключен к входу 7.3 БИ. Q-разрядный управляющий вход 7.3.1 второго дешифратора 7.3 подключен к выходу 7.1.2 счетчика адреса 7.1. Информационный вход 7.1.1 счетчика адреса 7.1 является первым информационным входом 7.1 БИ 7. S-разрядный информационный вход 7.2.1 первого дешифратора 7.2 является седьмым 7.7 информационным входом БИ 7. М/2-разрядные информационные входы 7.4.1 и 7.5.1 третьего 7.4 и четвертого 7.5 дешифраторов образуют девятый 7.9 М-разрядный информационный вход БИ 7. Третий 7.1.3 обнуляющий вход счетчика адреса 7.1 является восьмым 7.8 управляющим входом БИ 7.

БС 8 предназначен для формирования синхронизирующих сигналов и выдачи их в другие блоки в соответствии с алгоритмом работы устройства, он обеспечивает согласованную работу таких элементов устройства, как умножители, делители и вычислитель квадратного корня. БС 8 может быть реализован различным образом, в частности, как показано на фиг.13.

БС 8 состоит из генератора тактовых импульсов 8.1, триггерного ключа 8.2, дешифратора 8.3, счетчика тактовых импульсов 8.4, компаратора 8.5, счетчика адреса 8.6 и регистра памяти 8.7, элемента задержки 8.8 и элемента «ИЛИ» 8.9. Информационный выход 8.5.3 компаратора 8.5 подключен к входу «Стоп» 8.2.2 триггерного ключа 8.2.2 и через элемент задержки 8.8 к информационному входу 8.6.1 счетчика адреса 8.6. D-разрядные третий 8.5.3 и первый 8.5.1 информационные входы компаратора 8.5 подключены соответственно к D-разрядным информационным выходу 8.4.1 счетчика тактовых импульсов 8.4 и выходу 8.7.2 регистра памяти 8.7 R-разрядный управляющий выход 8.6.2 счетчика адреса 8.6 подключен к R-разрядным управляющим входу 8.7.1 регистра памяти 8.7 и входу 8.3.2 дешифратора 8.3. Информационный выход 8.2.3 триггерного ключа 8.2 подключен к информационному входу 8.4.2 счетчика тактовых импульсов 8.4 и информационному входу 8.3.1 дешифратора 8.3. Выход 8.1.1 генератора тактовых импульсов 8.1 подключен к первому информационному входу 8.2.1 триггерного ключа 8.2. Управляющий вход «Старт» 8.2.4 триггерного ключа 8.2 подключен к выходу 8.9.1 элемента «ИЛИ» 8.9, шестой вход 8.9.6 которого является одиннадцатым 8.1 управляющим входом блока синхронизации 8, а информационные выходы 8.3.3-8.3.10 дешифратора 8.3 являются соответствующими синхронизирующими выходами 8.2-8.9 блока синхронизации 8. Четвертый 8.3.4, шестой 8.3.6, восьмой 8.3.8 и девятый 8.3.9 информационные выходы дешифратора 8.3 подключены к входам 8.9.2-8.9.5 элемента «ИЛИ» 8.9. Входы «Установка нуля» 8.4.3 счетчика тактовых импульсов 8.4 и 8.6.3 счетчика адреса 8.6 объединены и являются первым 8.11 управляющим входом блока синхронизации 8. D-разрядный информационный выход 8.7.2 и R-разрядный адресный вход 8.7.1. регистра памяти 8.7 образуют F-разрядный вход блока синхронизации 8 для ввода данных синхронизации, где F=D+R.

Схема триггерного ключа 8.2 должна пропускать импульсы равной длительности. Триггерный ключ 8.2 может быть реализован различным образом, в частности, как показано на фиг.14. Он состоит из первого 8.2.1.1 и второго 8.2.1.3 RS-триггеров, элемента инверсии 8.2.1.2 и элемента «И» 8.2.1.4. Выход первого триггера 8.2.1.1 подключен к D-входу второго триггера 8.2.1.3. Выход второго триггера 8.2.1.3 подключен ко второму входу элемента «И» 8.2.1.4. Синхронизирующий вход второго триггера 8.2.1.3 подключен к выходу элемента инверсии 8.2.1.2. Входы элемента инверсии 8.2.1.2 и элемента «И» 8.2.1.4 объединены и образуют первый информационный вход 8.2.1 триггерного ключа 8.2. Инверсный R-вход первого триггера 8.2.1.1 является вторым 8.2.2 управляющим входом «Стоп» триггерного ключа 8.2. Синхронизирующий вход первого триггера 8.2.1.1 является четвертым 8.2.4 управляющим входом «Старт» триггерного ключа. Выход элемента «И» 8.2.1.4 является третьим 8.2.3 информационным выходом триггерного ключа 8.2. На D-вход, инверсный S-вход первого триггера 8.2.1.1 и инверсные входы R и S второго триггера 8.2.1.3 подается потенциал логической единицы.

БВЧК 9 предназначен для выполнения отбора участников творческого коллектива по нормированным значениям частных показателей и исключения тех лиц, у которых два и более нормированных частных показателей имеют значения ниже порогового, а также для определения лиц, которые могут выполнять любую ролевую функцию («универсалов»). БВ 9 может быть реализован различным образом, в частности, как показано на фиг.15.

БВ 9 состоит из регистра памяти 9.1, мажоритарного элемента 9.2 и элемента «И» 9.3, второй 9.1.2, третий 9.1.3 и четвертый 9.1.4 информационные выходы регистра памяти подключены соответственно к первым 9.2.1 и 9.3.1, вторым 9.2.2 и 9.3.2 и третьим 9.2.3 и 9.3.3 информационным входам мажоритарного элемента и элемента «И», причем первый 9.1.1 информационный вход регистра памяти является первым 9.1 информационным входом блока выбора, пятый 9.5 и шестой 9.6 управляющие входы регистра памяти являются соответственно четвертым 9.4 и пятым 9.5 управляющими входами блока выбора, а информационные выходы элемента «И» 9.3 и мажоритарного элемента 9.2.1 являются соответственно вторым и третьим информационными выходами блока выбора.

БОРФ 10 предназначен для определения частного показателя, имеющего максимальное значение по сравнению со значениями других частных показателей и назначения соответствующей ролевой функции участнику творческого коллектива. БОРФ 10 может быть реализован различным образом, в частности, как показано на фиг.16.

БОРФ 10 состоит из регистра памяти 10.1, первого 10.2, второго 10.3 и третьего 10.4 компараторов двоичных чисел, второй информационный выход 10.1.2 регистра памяти подключен к первому 10.2.1 информационному входу первого компаратора 10.2 и третьему 10.4.3 информационному входу третьего 10.4 компаратора, третий информационный выход 10.1.3 регистра памяти 10.1 подключен к третьему 10.2.3 информационному входу первого компаратора 10.2 и первому 10.3.1 информационному входу второго компаратора 10.3, четвертый информационный выход 10.1.4 регистра памяти 10.1 подключен ко третьему 10.3.3 информационному входу второго 10.3 компаратора и первому 10.4.1 информационному входу третьего 10.4 компаратора, причем первый S-разрядный информационный вход 10.1.1 регистра памяти является первым 10.1 информационным входом блока оценки ролевой функции 10, пятый 10.1.5 и шестой 10.1.6 управляющие входы регистра памяти 10.1 являются вторым 10.2 и третьим 10.3 управляющими входами блока оценки ролевой функции 10, информационные выходы первого 10.2, второго 10.3 и третьего 10.4 компараторов являются соответственно четвертым 10.4, пятым 10.5 и шестым 10.6 информационными выходами блока оценки ролевой функции 10.

Все элементы описанных блоков устройства выполнены на стандартных потенциально-импульсных элементах и описаны в известной литературе:

- генератор тактовых импульсов [7] с.243-273, [1] с.96;

- делитель двоичных чисел [8, 9];

- умножитель двоичных чисел [8];

- дешифратор [7] с.112-127, [1] с.173-177;

- демультиплексор [7] с.128-134, [1] с.178-180, [2] с.76;

- компаратор [1] с.230-234;

- сумматор накопительный [1] с.149-150, 216-221, 228;

- счетчик [7] с.189-205, [1] с.102-106, 125-140, [2] с.96;

- реверсивный счетчик [1] с.106-108;

- умножитель [1] с.225-227;

- вычислитель корня квадратного [3];

- параллельный регистр сдвига [7] с.177-189, [1] с.144-148;

- регистровая память [1] с.272-274, [2] с.95;

- флеш-память [1] с.275-276;

- оперативные запоминающие устройства [1] с.263-272;

- триггеры [7] с.153-177, [1] с.65-80;

- триггерный ключ [1] с.93-94

- сегментный жидкокристаллический индикатор [7] с.273-278;

- графический жидкокристаллический индикатор [10].

В основу заявленного устройства положен способ оценки инновационного интеллекта личности, известный по патенту РФ №2230490 от 20.06.2004 г. [Бюллетень №17 2004 г.]. В способе использована концепция трехвекторной модели инновационного интеллекта и графическое представление вычисляемых ее показателей как элементов части площади соответствующих секторов дискограммы единичной окружности, подробно описанной в [11, с.184-187].

Инновационный интеллект личности - это образ мыслей, позволяющий осознать и проанализировать возникшее в культуре противоречие и для его устранения выдвинуть идею и реализующее ее творческое решение, которого не было на предшествующих этапах развития культуры, после чего с учетом возможных последствий способствовать его социализации в культуре. [11, с.44].

В трехвекторной модели инновационного интеллекта (ИИ) его составляющими являются: аналитический интеллект (АИ), творческий интеллект (ТИ) и практический интеллект (ПИ) (фиг.15). Указанные составляющие оцениваются соответствующими коэффициентами, которые являются частными показателями инновационного интеллекта: К_А, К_Т, К_П.

Исходные данные включают минимально допустимые уровни $$K_A^{\min }$$ , $$K_T^{\min }$$ , $$K_{П}^{\min }$$ , которые определяют с учетом области инновационной деятельности будущего специалиста (техническая, управленческая, педагогическая и т.д.). В частности, исследования показали, что в области инженерно-технических знаний необходимо принять $$K_A^{\min }=65-80$$ (определяется величиной IQ); $$K_{Т}^{\min }={\widehat{Е}}_{\ddot{I}}^{\min }=0,3$$ (определяется по тестам «креативность» и «креафорность»). Порядок расчета частных показателей К_А, К_Т, К_П можно рассмотреть на примере вычисления К_Т. Тест представляет собой тестовую батарею, включающую восемь субтестов, объединенных в одну психодиагностическую методику, направленную на измерение общего уровня креативности (К_Т), а также уровней ее n промежуточных частных показателей (в данном случае творческое мышление (М), любознательность (Л), оригинальность (О), воображение (В), интуиция (И), эмоциональность (Э), чувство юмора (Ю), творческое отношение к профессии (П)).

В рассматриваемом примере число субтестов и число полученных промежуточных частных численных результатов тестирования n=8. Значение показателя по каждому субтесту определяется путем подсчета числа совпадений ответов испытуемого с ответами ключа.

Исходными для дальнейшей оценки промежуточных психодиагностических показателей являются численные результаты тестирования по n субтестам. Нормирование значений промежуточных показателей выполняется путем деления полученных численных результатов по каждому субтесту на максимально возможный численный результат P_m по данному субтесту.

$$P_{пj}/P_{mj}=r_j(1)$$

Дискограмма (фиг.17), представляет собой единичную окружность, радиус которой R_o=1. Для принятого шага дискретизации Δr число m вписанных концентрических окружностей равно m=1/Δr-1. В данном случае Δr=0,1, т.е. m=9.

Радиус i-й концентрической окружности r_i=1-iΔr.

В рассматриваемом примере r₁=1-1×0,1=0,9; r₂=0,8 и т.д.

После нормирования значений численных результатов тестирования они округляются с учетом принятого шага дискретизации Δr. Например, полученные значения: М^н=0,78; Л^н=0,71; О^н=0,58 и т.д. округляются до ближайшего значения, кратного Δr=0,1, т.е. после округления нормированные значения: $$M_{н}^{о}=0,8$$ ; $${Л}_{н}^{о}=0,7$$ ; $${О}_{н}^{о}=0,6$$ и т.д.

Округленные численные результаты по всем субтестам отображают на дискограмме путем штриховки части соответствующего сектора единичной окружности от ее центра до дуги вписанной концентрической окружности, радиус которой r_j равен округленному численному результату соответствующего субтеста, т.е. $$r_1=M_{н}^{о}=0,8$$ ; $$r_2={Л}_{н}^{о}=0,7$$ ; $$r_3={О}_{н}^{о}=0,6$$ и т.д.

Полученные промежуточные результаты дают основание для определения как частных, так и обобщенного К_т психодиагностических показателей через соотношение заштрихованных S_j и общей S_o площадей соответствующих секторов. Этот факт обусловлен тем, что для достижения наивысших показателей тестируемый должен правильно ответить на все вопросы, что соответствует значениям всех частных показателей, равных единице, и, следовательно, заштрихованной окажется вся единичная окружность. При отличающихся от единицы частных показателях заштрихованной окажется только часть единичной окружности (сектора). Соотношение заштрихованной и полной площадей единичной окружности (сектора) и показывает уровень суммарного (частного) показателя без привлечения каких-либо субъективных оценок исследователя.

Для единичной окружности полная площадь S_o ее любого j-го углового сектора S_o=π/n [м²]; площадь S_j заштрихованной части углового сектора на уровне вписанной концентрической окружности с радиусом r_j равна $$S_j=\pi r_j^2/n[{м}^2]$$ . Следовательно, j-й промежуточный психодиагностический показатель K_j определяется как $$K_j=S_j/S_o=r_j^2$$ , а частный психодиагностический показатель К_Т по полной тестовой батарее определяется выражением:

$$K_T=(1/n){\displaystyle \sum _{j=1}^n{r}_j^2}(2)$$

Обобщенный показатель инновационного интеллекта в соответствии с трехвекторной моделью (фиг.16) оценивается как среднеквадратическое значение нормированных частных показателей:

$${К}_{ИИ}=(1/3)\sqrt{{({К}_{А}^{Н})}^2+{({К}_{Т}^{Н})}^2+{({К}_{П}^{Н})}^2}(3)$$

Нормированные значения частных показателей определяются по отношению к заданным минимальным допустимым значениям ( $$K_A^{\min }$$ , $$K_T^{\min }$$ , $$K_{П}^{\min }$$ ).

Полученные элементарные соотношения позволяют автоматизировать обработку и окончательную оценку психодиагностического показателя с помощью ЭВМ.

Таким образом, первое действие, выполняемое заявленным устройством - суммирование количества баллов Р_п за правильное выполнение субтестов.

Вторым действием устройства является нормирование промежуточных показателей тестирования путем деления по формуле (1).

Третьим действием является вычисление среднеквадратического значения по формуле (2), для чего необходимо выполнить:

а) возведение в квадрат $$r_j^2$$ ;

б) суммирование $${\displaystyle \sum _{j=1}^n{r}_j^2}$$ ;

в) деление на количество тестов в батарее тестов (1/n) $${\displaystyle \sum _{j=1}^n{r}_j^2}$$ .

Четвертым действием является определение тех испытуемых, у которых значения двух и более частных показателей менее установленных допустимых минимальных значений. Для этого необходимо сравнение и выбор по мажоритарному принципу.

Пятым действием является определение испытуемых, которым соответствует ролевая функция «универсал». Для этого необходимо определить испытуемых, у которых значения всех частных показателей превышают пороговые.

Шестым действием является определение ролевой функции тестируемого. Для этого необходимо определить максимальное из значений частных показателей.

Седьмым действием является вычисление обобщенного показателя инновационного интеллекта по формуле (3), для чего необходимо выполнить:

а) деление: $${К}_{А}^{Н}={К}_{А}/K_A^{\min }$$ ; $${К}_T^{Н}={К}_T/K_T^{\min }$$ ; $${К}_{П}^{Н}={К}_{П}/K_{П}^{\min }$$ ;

б) возведение в квадрат: $${({К}_{А}^{Н})}^2$$ ; $${({К}_T^{Н})}^2$$ ; $${({К}_{П}^{Н})}^2$$ ;

в) суммирование: $${({К}_{А}^{Н})}^2+{({К}_{Т}^{Н})}^2+{({К}_{П}^{Н})}^2$$ ;

г) вычисление корня квадратного: $$\sqrt{{({К}_{А}^{Н})}^2+{({К}_{Т}^{Н})}^2+{({К}_{П}^{Н})}^2}$$ ;

д) деление: (1/3) $$\sqrt{{({К}_{А}^{Н})}^2+{({К}_{Т}^{Н})}^2+{({К}_{П}^{Н})}^2}$$ .

В зависимости от целей, содержания и назначения теста качественная оценка уровней показателей: «низкий», «средний», «высокий» может быть различной. В частном случае применения тестов достижений, креативности или специальных способностей, представляющих психодиагностические методики для измерения соответствующих навыков, знаний, умений; творческих способностей или отдельных аспектов интеллекта и психомоторных функций, в зависимости от численных значений психодиагностических показателей К, соответствующие характеристики личности оцениваются как: «низкие» при К≤0,3; «средние» при 0,3<К≤0,6; «высокие» при К>0,6.

Пятым действием устройства является сравнение значений частных показателей с предварительно заданными значениями и отображение результатов оценки.

Заявленное устройство работает следующим образом.

Порядок работы устройства представлен блок-схемой алгоритма (фиг.15).

Предварительно в блок синхронизации БС 8 через «Ввод исходных данных 1» записываются данные, необходимые для согласования работы элементов устройства. В блок управления БУ 1 через «Ввод исходных данных 2» записывают данные тестовых заданий и данные, необходимые для вычисления частных и обобщенного показателей интеллекта. При этом запись содержания тестовых заданий осуществляется в регистр памяти 1.5 блока управления 1 (см. фиг.1, фиг.2) через его информационный выход 1.5.4 и адресный вход 1.5.1 при подаче потенциала логической единицы на управляющий вход «Запись» 1.5.3. Запись данных в регистры памяти микропрограммных модулей 1.1-1.4 БУ 1 осуществляется через соответствующие информационные выходы/входы регистров памяти и входы счетчиков адреса.

Устройство готовится к работе нажатием кнопки датчика «Установка 0» 2.3 БД 2, при этом все счетчики и накопительные сумматоры устройства устанавливаются в исходное (нулевое) состояние. На графическом жидкокристаллическом индикаторе 7.7 БИ 7 отображается информация приветствия из начального адреса регистра памяти 1.5 БУ. Устройство переходит в режим «Ожидание выбора теста».

Выбор первого или очередного теста осуществляется однократным нажатием на кнопку датчика «Выбор теста» 2.2 БД 2, при этом изменяется состояние счетчика номера теста 2.5 и двоичный код номера теста подается на выход 2.4 БД 2. При этом счетчик номера ответа 2.4 обнуляется, а с выхода 2.4 БД 2 двоичный код номера теста подается на второй вход 1.1.1.3 компаратора 1.1.1 первого 1.1 модуля БУ 1. При этом из начального адреса регистра памяти 1.1.2 на первый 1.1.1.1 вход компаратора 1.1.1 первого модуля БУ 1 подается двоичный код номера первого тестового задания. При совпадении двоичных кодов на входах компаратора 1.1.1 с его выхода 1.1.1.2 через элемент задержки 1.1.4 поступает потенциал логической единицы на вход 1.1.3.1 счетчика адреса 1.1.3. Счетчик адреса 1.1.3 изменяет свое состояние, и с его выхода 1.1.3.2 поступает двоичный код адреса данных на вход 1.1.2.6 регистра памяти 1.1.2. Из соответствующей ячейки памяти регистра памяти 1.1.2 с его пятого выхода 1.1.2.5 подается двоичный код адреса текущего задания через выход 1.1.10 модуля 1.1 на адресный вход 1.5.1 регистра памяти 1.5 БУ 1, а с первого выхода 1.1.2.1 регистра памяти 1.1.2 подается двоичный код номера следующего тестового задания на вход 1.1.1.1 компаратора 1.1.1. Из соответствующего адреса регистра памяти 1.5 через выход 1.9 БУ 1 данные подаются на вход 7.9 БИ 7, в результате чего на графическом жидкокристаллическом индикаторе 7.7 отображается содержание очередного тестового задания и варианты ответов к нему.

Из регистра памяти 1.1.2 первого модуля 1.1 через его выход 1.1.5 и выход 1.4 БУ 1 на третий вход 3.1.3 компаратора 3.1 БКО 3 подается двоичный код номера верного варианта ответа, а на вход 3.2.4 умножителя 3.2 БКО 3 подается двоичный код весового коэффициента тестового задания. Таким образом, устройство переходит в режим «Ожидания выбора ответа».

Выбор номера одного из вариантов ответа происходит нажатием кнопки датчика «Выбор ответа» 2.1 БД 2. При этом изменяется состояние реверсивного счетчика номера ответов 2.4. Двоичный код номера выбранного ответа с выхода счетчика номера ответа 2.4 поступает на вход 2.7.1 регистра памяти 2.7 БД 2. При нажатии кнопки датчика «Запись» 2.6 двоичный код номера ответа записывается в регистр памяти 2.7 и через выход 2.2 БД 2, вход 3.1 БКО 3 подается на первый вход 3.1.1 компаратора 3.1 БКО 3. Если выбранный вариант ответа правильный, то коды на входах компаратора 3.1 совпадают и на его выходе 3.1.2 появляется потенциал логической единицы, который поступает на вход 3.2.1 умножителя 3.2 БКО 3. Если выбранный вариант ответа неверный, то с выхода 3.1.1 компаратора 3.1 поступает потенциал логического нуля на вход 3.2.1 умножителя 3.2.

Начисление баллов за верный ответ осуществляется подачей на второй синхронизирующий вход 3.2.2 умножителя 3.2 БКО 3 тактовых импульсов, которые формируются блоком синхронизации. Разрешающим сигналом для подачи тактовых импульсов на умножитель 3.2 является потенциал логической единицы, который поступает при нажатии кнопки датчика «Запись» 2.6. БД 2 через выход 2.5 БД, на вход 1.3 блока управления 1, второй вход 1.7.2 элемента «ИЛИ» 1.7 на выход 1.11 БУ 1 и далее на вход 8.11 БС 8.

Таким образом, за верный ответ начисляется количество баллов, соответствующее весовому коэффициенту задания, а за неверный ответ начисляется нулевое количество баллов. Двоичный код, соответствующий количеству начисляемых баллов, поступает с выхода 3.2.3 умножителя 3.2 через выход 3.3 БКО 3, вход 4.1 БППБ 4 на вход 4.1.1 первого накопительного сумматора 4.1 БППБ, который выполняет суммирование поступающего двоичного кода со своим исходным двоичным кодом.

БС 8 работает по принципу микропрограммного автомата [4, 5, 6], при этом количество подаваемых тактовых импульсов определяется предварительно записанными в регистр памяти 8.7 данными. Состояние счетчика адреса 8.6 определяет адрес выхода дешифратора 8.3, с которого подаются тактовые импульсы на соответствующие блоки устройства, а также адрес ячейки регистра памяти 8.7, в котором записан двоичный код соответствующего количества подаваемых на эти блоки тактовых импульсов. Из начального или очередного адреса регистра памяти 8.7 на первый информационный вход 8.5.1 компаратора подается двоичный код количества тактов для очередного этапа работы устройства. С выхода 1.11 БУ 1 потенциал логической единицы поступает через одиннадцатый 8.11 вход БС 8, элемент «ИЛИ» 8.9 на вход «Старт» 8.2.4 триггерного ключа 8.2, который при этом открывается. С ГТИ 8.1 тактовые импульсы поступают через триггерный ключ на вход 8.3.1 дешифратора 8.3 и вход 8.4.2 счетчика тактовых импульсов 8.4. При совпадении кодов на входах компаратора 8.5 с его выхода 8.5.2 подается импульс на вход «Стоп» 8.2.2 триггерного ключа, который при этом закрывается и через выход 8.10 БС 8 на вход 1.12 БУ 1. Через элемент задержки 8.8 импульс от компаратора 8.5 поступает на счетчик адреса 8.6, он увеличивает свое значение на единицу и БС 8 приводится в готовность к следующему этапу работы устройства. Длительность управляющего импульса на выходе 8.5.2 компаратора 8.5 определяется интервалом задержки элемента задержки 8.8. На БППБ 4, БВЧП 5 последовательно подаются по две серии, а на БВОП 6 - три серии тактовых импульсов из БС 8, для чего выходы 8.3.4, 8.3.6, 8.3.8 и 8.3.9 дешифратора подключены через элемент «ИЛИ» 8.9 к входу «Старт» 8.2.4 триггерного ключа 8.2.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.2.1 модуля 1.2 БУ 1 не зафиксирует равенства кодов «Количество заданий в тесте» на выходе 1.2.2.1 регистра памяти 1.2.2 и выходе счетчика адреса 1.1.3 модуля 1.1 БУ 1. При этом устройство переходит в режим «Предварительный подсчет баллов».

Предварительный подсчет баллов включает в себя суммирование на первом накопительном сумматоре 4.1 БППБ 4 общего количества баллов за все выполненные тестовые задания первого (или очередного теста), вычисление на делителе 4.2 среднего количества баллов, начисленных за тест, вычисление суммы квадратов средних значений баллов за батарею тестов с помощью умножителя 4.3 и второго накопительного сумматора 4.4. На второй информационный вход 4.2.4 делителя 4.2 из регистра памяти 1.2.2 модуля 1.2 БУ 1 подается двоичный код, соответствующий значению количества тестовых заданий в тесте. На умножителе 4.3 выполняется возведение в квадрат значения среднего количества баллов за тест. С выхода умножителя код, соответствующий квадрату среднего количества баллов за тест, подается на второй накопительный сумматор 4.4. Второй накопительный сумматор 4.4 осуществляет последовательное сложение поступающих на его вход двоичных кодов, в результате чего на его выходе формируется код, соответствующий сумме квадратов средних значений количества баллов, начисленных за пройденные тесты.

Разрешающим сигналом для поочередной подачи тактовых импульсов на делитель 4.2 и затем на умножитель 4.3 является импульс, поступающий с выхода 1.2.1.2 компаратора 1.2.1 через выход 1.2.7 модуля 1.2, регистр сдвига 1.6, элемент «ИЛИ» 1.7, выход 1.11 БУ 1 на вход 8.11 БС 8, через элемент «ИЛИ» 8.9 БС 8 на триггерный ключ 8.2. Длительность управляющего сигнала на выходе 1.2.1.2 компаратора 1.2.1 определяется интервалом элемента задержки 1.2.4 модуля 1.2.

Обнуление первого накопительного сумматора 4.1 для подготовки его к следующему тесту осуществляется тактовым импульсом, поступающим через вход 4.3 БППБ 4, первый элемент «ИЛИ» 4.5 на вход 4.1.3 первого накопительного сумматора 4.1.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.3.1 модуля 1.3 БУ 1 не зафиксирует равенство кодов «Количество тестов в батарее тестов» на выходе счетчика адреса 1.2.3 модуля 1.2 и на выходе 1.3-2.1 регистра памяти 1.3.2. При этом устройство переходит в режим «Вычисление частного показателя».

Вычисление частного показателя включает в себя вычисление среднего значения количества баллов за батарею тестов на первом делителе 5.2, вычисление нормированного значения частного показателя на втором делителе 5.3, сравнение нормированного значения с предварительно заданным минимальным значением частного показателя на компараторе 5.1.

Потенциал логической единицы на выходе компаратора 1.3.1 модуля 1.3 БУ 1 является управляющим сигналом для счетчика адреса 1.3.3, по которому из соответствующего адреса регистра памяти 1.3.2 подаются данные для вычисления частного показателя. При этом двоичный код, соответствующий количеству тестов в батарее тестов и код, соответствующий нормировочному значению частного показателя, а также код, соответствующий минимально допустимому нормированному значению частного показателя с выходов 1.3.2.3-1.3.2.5 регистра памяти 1.3.2 модуля 1.3 подаются через выход 1.6 БУ 1 через вход 5.6 БВЧП 5 на делители 5.2, 5.3 и компаратор 5.1 БВЧП 5.

Разрешающим сигналом для последовательной подачи серий тактовых импульсов на первый 5.2 и второй 5.3 делители является импульс, поступающий с выхода 1.3.1.2 компаратора 1.3.1 модуля 1.3 БУ 1, через его выход 1.3.8, регистр сдвига 1.6, элемент «ИЛИ» 1.7, выход 1.11 БУ 1, на вход 8.11 БС 8. Элемент задержки 1.3.4 модуля 1.3 БУ 1 определяет длительность управляющего импульса на выходе 1.3.1.2 компаратора 1.3.1. По окончанию двух последовательных серий тактовых импульсов, поступающих из БС 8 на БВЧП 5, на выходе 5.4 БВЧП формируется двоичный код, соответствующий значению частного показателя.

Отображение оценки частного показателя осуществляется по сигналу с выхода 5.1.2 компаратора 5.1 БВЧП 5, который формируется при низком значении частного показателя относительно заданного минимального нормированного уровня. В данном случае, через вход 7.1 БИ 7 поступает потенциал логической единицы на вход 7.1.1 счетчика адреса 7.1, который изменяет свое состояние и подает двоичный код, соответствующий порядковому номеру вычисляемого частного показателя на вход дешифратора 7.3. С выходов 7.3.2-7.3.4 дешифратора 7.3 потенциал логической единицы подается на триггеры 7.13-7.15 для включения одного из индикаторов 7.3, 7.6, 7.7, а через триггер 7.16 включается индикатор «Не готов» 7.2, если в БВЧК 9 фиксируется низкий по сравнению с заданными пороговыми значениями уровень 2-х или 3-х частных показателей.

Обнуление второго накопительного сумматора 4.4 БППБ 4 для подготовки его к следующей батарее тестов осуществляется тактовым импульсом, поступающим через вход 4.4 БППБ 4, второй элемент «ИЛИ» 4.6 на вход 4.4.3 второго накопительного сумматора 4.4 БППБ 4.

Описанные этапы работы устройства повторяются до тех пор, пока компаратор 1.4.1 модуля 1.4 БУ 1 не зафиксирует равенство кодов «Количество батарей тестов» на выходе счетчика адреса 1.3.3 модуля 1.3 и на выходе 1.4.2.1 регистра памяти 1.4.2 модуля 1.4 БУ 1.

Результаты сравнения значений частных показателей с пороговыми значениями из компаратора 5.1 БВЧП 5 поступают последовательно в регистр памяти 9.1 БВЧК 9. Результаты логического умножения на элементе «И-НЕ» 9.3 через выход 9.2 БВЧК 9 поступают через выход 9.2 БВЧК 9 на индикатор «Универсал» 7.20 БИ 7. Результат выбора на мажоритарном элементе 9.2 поступает на индикатор «Не готов» 7.11 БИ 7.

Значения частных показателей из БВЧП 5 поступают последовательно на регистр 10.1 БОРФ 10. По сигналу «Считывание», поступающему из БУ 1 значения частных показателей из регистра 10.1, поступают на первый 10.2, второй 10.3 и третий 10.4 компараторы. Результаты сравнения из компараторов 10.2, 10.3, 10.4 поступают через дешифратор 7.16 на соответствующие индикаторы «Анализатор» 7.17, «Генератор» 7.18, «Реализатор» 7.19 БИ 7. По наибольшему из значений частных показателей сигнализируется о преимущественной роли испытуемого в творческом коллективе. Далее устройство переходит в режим «Вычисления обобщенного показателя».

Вычисление обобщенного показателя в БВОП 6 включает в себя вычисление суммы квадратов значений частных показателей с помощью умножителя 6.1 и накопительного сумматора 6.2, вычисление среднеквадратического значения частных показателей с помощью вычислителя квадратного корня 6.3 и делителя 6.4.

Потенциал логической единицы на выходе 1.4.1.2 четвертого компаратора 1.4.1 модуля 1.4 БУ 1 является управляющим сигналом для счетчика адреса 1.4.3, по которому из регистра памяти 1.4.2 модуля 1.4 через его выход 1.4.6, выход 1.10 БУ 1, через вход 6.7 БВОП 6 подается на четвертый информационный вход 6.4.4 делителя 6.4 БВОП 6 двоичный код «Количество батарей тестов».

Разрешающим сигналом для подачи последовательных серий тактовых импульсов на умножитель 6.1, вычислитель квадратного корня 6.3 и делитель 6.4 БВОП 6 является импульс, который формируется на выходе 1.4.1.2 четвертого компаратора 1.4.1 модуля 1.4 и поступает через его выход 1.4.7, регистр сдвига 1.6, элемент «ИЛИ» 1.7 БУ 1 на выход 1.11 БУ 1, через вход 8.11 БС 8 и элемент «ИЛИ» 8.9 на вход «Старт» 8.2.4 триггерного ключа 8.2.

Разрешающие сигналы на БС 8 для подачи тактовых импульсов поступают из второго, третьего и четвертого модулей БУ 1 с задержкой, соответствующей параметрам элементов задержки 1.2.4-1.4.4. При этом своевременная подача очередного разрешающего сигнала из модулей БУ 1 на БС 8 обеспечивается регистром сдвига 1.6 БУ 1, который выполняет задержку разрешающих сигналов до момента завершения очередного этапа работы устройства. Синхронизирующим сигналом, обеспечивающим согласованную работу БУ 1 и БС 8, является импульс, поступающий с выхода 8.5.2 компаратора 8.5 БС 8 через его десятый выход 8.10, двенадцатый вход 1.12 БУ 1 на пятый синхронизирующий вход 1.6.5 регистра сдвига 1.6.

Отображение результата вычисления обобщенного показателя осуществляется на сегментном жидкокристаллическом индикаторе 7.7, на который через F-разрядный выход дешифратора 7.2 подается код «Значение обобщенного показателя» с выхода 6.4.3 делителя 6.4 БВОП 6.

Таким образом, введение новых узлов и конструктивных связей позволяет обеспечить оперативность оценок, упростить масштабирование устройства в зависимости от числа испытуемых, повысить достоверность оценки за счет возможности использования гетерогенных тестов и двухуровневой оценки с помощью частных и обобщенного показателя, обеспечить простую модификацию структуры и содержания тестов изменением исходных данных в микропрограммных автоматах устройства, выполнить экспресс-анализ для отбора кандидатов в состав творческого коллектива по установленным критериям, определить для каждого испытуемого его функциональную роль в творческом коллективе.

Источники информации

1. Наумкина Л.Г. Цифровая схемотехника. Конспект лекций по дисциплине «Схемотехника». - М.: Издательство «Горная книга», Издательство Московского горного университета, 2008. - 308 с.

2. Подъяков Е.А., Орлик В.В. Импульсные и цифровые устройства: Учебное пособие. - Новосибирск: Изд-во НГТУ, 2005. - 116 с.

3. Описание изобретения к авторскому свидетельству СССР №957209 от 07.09.89 «Устройство для извлечения квадратного корня» авторов А.Н. Флоренсов, В.И. Потапов, М.Ю. Плотников (Омский политехнический институт).

4. Самофалов К.Г., Романкевич A.M., и др. Прикладная теория цифровых автоматов. - Киев. «Вища школа», 1987.

5. Соловьев Г.Н. Арифметические устройства ЭВМ. - М.: «Энергия». 1978.

6. Савельев А.Я. Прикладная теория цифровых автоматов - М.: «Высшая школа». 1987.

7. Зибчук В.И., Сигорский В.П., Шкуро А.Н. Справочник по цифровой схемотехнике.

8. http://www.elektrotehno.ru/cfsxem_umndel.html.

9. Способ деления целых двоичных чисел без остатка, начиная с младших разрядов. И.П. Осинин.

10. http://www.display.by/ru/graphicmodules.htm.

11. Холодкова Л.А. Инновационная культура субъектов военного профессионального образования: теория и практика. Монография. - СПб.: ВУС, 2004. - 236 с.

Изобретение относится к вычислительной технике, в частности к устройствам психологического моделирования действий лиц, вовлеченных в практически важные ситуации. Техническим результатом от использования заявленного устройства является повышение оперативности оценки характеристик испытуемых. Устройство состоит из блока синхронизации 8, снабженного шиной ввода исходных данных, блоков датчиков 2, кодирования ответов 3, предварительных подсчетов баллов 4, вычисления частных показателей 5, выбора членов коллектива 9, оценки ролевой функции 10, вычисления обобщенного показателя 6, индикации 7 и блока управления 1, снабженного шиной ввода исходных данных. Управляющие входы/выходы блока управления 1 соединены с управляющими выходами/входами соответствующих блоков. Техническим результатом изобретения является повышение оперативности и точности оценки характеристик испытуемых. 5 з.п. ф-лы, 17 ил.

1. Устройство определения ролевой функции участника творческого коллектива, содержащее блок датчиков, D-разрядный, где D≥2, информационный выход которого подключен к D-разрядному информационному входу блока кодирования ответов, блок вычисления частных показателей, пятый управляющий выход которого подключен к первому управляющему входу блока индикации, а N-разрядный, где N≥2, управляющий вход блока вычисления частных показателей подключен к N-разрядному управляющему выходу блока управления, Р-разрядный, где Р≥2, информационный вход которого подключен к Р-разрядному управляющему выходу блока датчиков, пятый управляющий выход которого подключен к третьему управляющему входу блока управления, а третий управляющий выход блока датчиков подключен к первому управляющему входу блока управления и восьмому управляющему входу блока индикации, K-разрядный и М-разрядный, где К≥2 и М≥2, информационные выходы блока управления подключены соответственно к K-разрядному информационному входу блока кодирования ответов и к М-разрядному информационному входу блока индикации, отличающееся тем, что дополнительно введены блок синхронизации, блок предварительных подсчетов баллов, блок вычисления обобщенного показателя, блок выбора членов коллектива и блок оценки ролевой функции, S-разрядный, где S≥2, информационный вход которого подключен к S-разрядному информационному выходу блока вычисления частных показателей, второй и третий управляющие входы блока оценки ролевой функции подключены соответственно к седьмому и восьмому управляющим выходам блока управления, четвертый, пятый и шестой информационные выходы блока оценки ролевой функции подключены соответственно к четвертому, пятому и шестому информационным входам блока индикации, первый информационный вход блока выбора подключен к пятому информационному выходу блока вычисления частных показателей, четвертый и пятый управляющие входы блока выбора подключены соответственно к седьмому и восьмому управляющим выходам блока управления, второй и третий информационные выходы блока выбора подключены соответственно к второму и третьему информационным входам блока индикации, S-разрядный информационный вход блока вычисления обобщенного показателя подключен к S-разрядному информационному выходу блока вычисления частных показателей, третий, четвертый и пятый синхронизирующие входы блока вычисления обобщенного показателя подключены соответственно к седьмому, восьмому и девятому синхронизирующим выходам блока синхронизации, второй управляющий вход и седьмой S-разрядный управляющий вход блока вычисления обобщенного показателя подключены соответственно к первому управляющему выходу блока датчиков и к S-разрядному десятому управляющему выходу блока управления, S-разрядный шестой информационный выход блока вычисления обобщенного показателя подключен к S-разрядному седьмому информационному входу блока индикации, S-разрядные информационные вход и выход блока предварительных подсчетов балов подключены соответственно к S-разрядным информационным выходу блока кодирования ответов и входу блока вычисления частных показателей, S-разрядный седьмой управляющий вход и шестой управляющий вход блока предварительных подсчетов баллов подключены соответственно к S-разрядному пятому управляющему выходу блока управления и к третьему выходу блока датчиков, а четвертый синхронизирующий вход блока предварительных подсчетов баллов и третий синхронизирующий вход блока вычисления частных показателей подключены к шестому выходу блока синхронизации, второй и третий синхронизирующие входы блока предварительных подсчетов баллов подключены соответственно к третьему и четвертому синхронизирующим выходам блока синхронизации, второй синхронизирующий выход которого подключен к синхронизирующему входу блока кодирования ответов, а пятый синхронизирующий выход блока синхронизации подключен к второму синхронизирующему входу блока вычисления частных показателей, одиннадцатый управляющий выход и двенадцатый управляющий вход блока управления подключены соответственно к одиннадцатому управляющему входу и десятому выходу блока синхронизации, а первый управляющий вход блока синхронизации подключен к первому управляющему выходу блока датчиков, причем блок синхронизации и блок управления снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, вводами исходных данных синхронизации и управления.

2. Устройство по п.1, отличающееся тем, что блок предварительных подсчетов баллов состоит из каскадно включенных по S-разрядному информационному сигналу первого накопительного сумматора, делителя, умножителя и второго накопительного сумматора, первого и второго элементов «ИЛИ», выходы которых подключены соответственно к обнуляющим входам первого и второго накопительных сумматоров, причем S-разрядные информационные вход первого и выход второго накопительных сумматоров являются соответственно S-разрядными информационными входом и выходом блока промежуточных подсчетов баллов, синхронизирующий вход делителя является вторым синхронизирующим входом блока промежуточных подсчетов баллов, вход первого элемента «ИЛИ» и вход умножителя объединены и являются третьим синхронизирующим входом блока промежуточных подсчетов баллов, первый вход второго элемента «ИЛИ» является четвертым управляющим входом блока промежуточных подсчетов баллов, а второй S-разрядный управляющий вход делителя и объединенные вторые входы первого и второго элементов «ИЛИ» являются соответственно S-разрядным седьмым и шестым управляющими входами блока предварительных подсчетов баллов.

3. Устройство по п.1, отличающееся тем, что блок вычисления обобщенного показателя состоит из каскадно включенных по S-разрядному информационному сигналу умножителя, накопительного сумматора, вычислителя квадратного корня и делителя, причем первый S-разрядный информационный вход умножителя и третий S-разрядный информационный выход делителя являются соответственно S-разрядными информационными входом и выходом блока вычисления обобщенного показателя, S-разрядный управляющий вход делителя является седьмым S-разрядным управляющим входом блока вычисления обобщенного показателя, синхронизирующие вход умножителя, вход вычислителя квадратного корня и вход делителя являются соответственно третьим, четвертым и пятым синхронизирующими входами блока вычисления обобщенного показателя, а управляющий вход накопительного сумматора является вторым управляющим входом блока вычисления обобщенного показателя.

4. Устройство по п.1, отличающееся тем, что блок синхронизации состоит из генератора тактовых импульсов, триггерного ключа, дешифратора, счетчика тактовых импульсов, компаратора, счетчика адреса, регистра памяти, элемента задержки и элемента «ИЛИ», информационный выход компаратора подключен к входу «Стоп» триггерного ключа и через элемент задержки к информационному входу счетчика адреса, D-разрядные, где D≥2, третий и первый информационные входы компаратора подключены соответственно к D-разрядным информационным выходу счетчика тактовых импульсов и выходу регистра памяти, R-разрядный, где R≥2, управляющий выход счетчика адреса подключен к R-разрядным управляющим входам регистра памяти и дешифратора, информационный выход триггерного ключа подключен к информационному входу счетчика тактовых импульсов и информационному входу дешифратора, выход генератора тактовых импульсов подключен к первому информационному входу триггерного ключа, управляющий вход «Старт» триггерного ключа подключен к выходу элемента «ИЛИ», шестой вход которого является одиннадцатым управляющим входом блока синхронизации, а информационные выходы с третьего по десятый дешифратора являются соответственно синхронизирующими выходами со 2-го по 9-й блока синхронизации, причем первый, шестой, восьмой и девятый информационные выходы дешифратора подключены соответственно к второму, третьему, четвертому и пятому входам элемента «ИЛИ», информационный выход компаратора является десятым управляющим выходом блока синхронизации, входы «Установка нуля» счетчика тактовых импульсов и счетчика адреса объединены и являются первым управляющим входом блока синхронизации, а D-разрядный информационный выход и R-разрядный адресный вход регистра памяти образуют F-разрядный вход исходных данных синхронизации, где F=D+R.

5. Устройство по п.1, отличающееся тем, что блок оценки ролевой функции состоит из регистра памяти, первого, второго и третьего компараторов двоичных чисел, второй информационный выход регистра памяти подключен к первому информационному входу первого компаратора и третьему информационному входу третьего компаратора, третий информационный выход регистра памяти подключен к третьему информационному входу первого компаратора и к первому информационному входу второго компаратора, четвертый информационный выход регистра памяти подключен к третьему информационному входу второго компаратора и первому информационному входу третьего компаратора, причем первый S-разрядный информационный вход регистра памяти является первым информационным входом блока оценки ролевой функции, пятый и шестой управляющие входы регистра памяти являются вторым и третьим управляющими входами блока оценки ролевой функции, информационные выходы первого, второго и третьего компараторов являются соответственно четвертым, пятым и шестым информационными выходами блока оценки ролевой функции.

6. Устройство по п.1, отличающееся тем, что блок выбора членов коллектива состоит регистра памяти, мажоритарного элемента и элемента «И», второй, третий и четвертый информационные выходы регистра памяти подключены соответственно к первым, вторым и третьим информационным входам мажоритарного элемента и элемента «И», причем первый информационный вход регистра памяти является первым информационным входом блока выбора, пятый и шестой управляющие входы регистра памяти являются соответственно четвертым и пятым управляющими входами блока выбора, а четвертые информационные выходы элемента «И» и мажоритарного элемента являются соответственно вторым и третьим информационными выходами блока выбора.